SDRAM总线
表13. DDR时序规范（续）
符号
DD13
DD14
DD15
DD16
1
2
特征
DQS输入读取前导宽度（T
RPRE
)
DQS输入读取后同步宽度（T
RPST
)
DQS输出写序言宽度（T
WPRE
)
DQS输出写入后同步宽度（T
WPST
)
民
0.9
0.4
0.25
0.4
最大
1.1
0.6
—
0.6
单位
SDCLK
SDCLK
SDCLK
SDCLK
笔记
DDR存储器通常具有83 MHz的最小速度规范。检查内存组件的规格来验证。
操作的次数是2倍或4倍的运算的CLKIN的频率。该MCF547X支持单个外部
参考时钟（ CLKIN ） 。该信号定义了操作的FLEXBus和PCI的频率，但SDRAM时钟工作在
相同的频率的内部总线时钟。请参阅复位配置信号说明在“信号
在描述“一章
MCF547x参考手册。
3
SDCLK是（ NS ）一个内存时钟。
4
脉冲宽度高度以及脉冲宽度低不能超过最大时钟周期。
5
脉冲宽度高度以及脉冲宽度低不能超过最大时钟周期。
6
命令输出有效的应该是1/2的内存总线时钟（ SDCLK ）加上过程中的一些小的调整，
温度和电压变化。
7
本说明书涉及到今天的DDR存储器所需的输入设置时间。 SDDATA [31:24]是相对于SDDQS3 ，
SDDATA [23:16]是相对于SDDQS2 ， SDDATA [15：8 ]是相对于SDDQS1 ，并SDDATA [7：0 ]是相对SDDQS0 。
8
第一个数据拍前一直有效SDDQS的第一个上升沿和SDDQS写序言之后。其余数据
次是有效的，其后每SDDQS边缘。
9
本说明书中涉及的今天的DDR存储器所需的保持时间。 SDDATA [31:24]是相对于SDDQS3 ，
SDDATA [23:16]是相对于SDDQS2 ， SDDATA [15：8 ]是相对于SDDQS1 ，并SDDATA [7：0 ]是相对SDDQS0 。
10
数据输入歪斜从每个SDDQS时钟边沿而得。它开始于一个SDDQS过渡并结束最后的数据时
线变为有效。该输入偏移必须包括DDR内存输出偏斜和系统级板歪斜（由于路由
或其它因素） 。
11
数据输入保持从每个SDDQS时钟边沿而得。它开始于一个SDDQS过渡并结束所述第一数据时
行变为无效。
MCF547x的ColdFire
微处理器，第4版
飞思卡尔半导体公司
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