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电气特性
表12. HiP7 FMPLL电气规格（续）
(V
DDSYN
= 3.0V到3.6V ，V
SS
= V
SSSYN
= 0 V ，T
A
= T
L
给T
H
)
NUM
20
21
22
1
2
特征
调频范围限制
14
(f
SYS
最多不得超过）
ICO频率。
f
ICO
=[f
REF
*(MFD+4)]/(PREDIV+1)
15
预分频器的输出频率（以PLL ）
符号
C
MOD
f
ICO
f
PREDIV
分钟。
价值
0.8
48
4
马克斯。
价值
2.4
f
SYS
f
最大
单位
%f
SYS
兆赫
兆赫
所有内部寄存器数据保留在0Hz 。
到该装置的最大额定频率（见
表1）。
3
“参考频率的损失”，是在内部检测出的基准频率，这将过渡到PLL时钟的自我模式。
4
自时钟模式（SCM ），频率为频率的PLL工作在当参考频率低于F
LOR
.
这个频率上测量CLKOUT引脚与分隔设置为除以2的系统时钟的。注：在供应链管理中，
MFD和PREDIV没有任何效果和RFD被旁路。
5
此参数是为那些谁不使用石英晶体谐振器或，但振荡器，晶体模式。在这种情况下，
V
EXTAL
– V
XTAL
> = 400mV的标准，必须满足振荡器的比较器，产生输出时钟。
6
此参数是为那些谁不使用石英晶体谐振器或，但振荡器，晶体模式。在这种情况下，
V
XTAL
– V
EXTAL
> = 400mV的标准，必须满足振荡器的比较器，产生输出时钟。
7
I
XTAL
是振荡器偏置电流从XTAL引脚既EXTAL和XTAL引脚接地。
8
C
PCB_EXTAL
和C
PCB_XTAL
上EXTAL和XTAL测量的PCB杂散电容，分别为
9
本规范适用于所需的PLL周期改变的MFD的频率控制位后重新锁定
合成器控制寄存器（ SYNCR ） 。从功率与晶体振荡器参考，锁定时间也将包括晶体
启动时间。
10
PLL工作在1：1的PLL模式。
11
VDDE = 3.0 3.6V
12
抖动是从编程的频率测量是在最大f显示特定网络版的时间间隔平均偏差
SYS
.
测量是与设备搭载网络过滤的供应和稳定的外部时钟信号作为时钟源。噪音
注入通过V的PLL电路
DDSYN
和V
SSSYN
和变化的晶体振荡器的频率增加抖动的百分比
对于一个给定的时间间隔。 CLKOUT的分频器设定为分频2 。
13
值与频率调制禁用。如果频率调制被启用时，抖动是抖动+ Cmod上的总和。
14
选择的调制深度必须不会导致在f中
SYS
值大于的F
SYS
最大指定值。
15
f
RFD
)
SYS
= f
ICO
/ (2
3.10
NUM
1
2
eQADC电气特性
表13. eQADC转换规范（操作）
特征
ADC时钟（ ADCLK ）频率
1
转换周期
迪FF erential
单端
停止模式恢复时间
2
决议
3
INL ： 6 MHz的ADC时钟
INL ： 12 MHz的ADC时钟
符号
F
ADCLK
CC
13 + 2 （或15 ）
14 + 2（或16）的
T
SR
—
INL6
INL12
10
1.25
–4
–8
13 + 128 （或141 ）
14 + 128 （或142 ）
—
—
4
8
民
1
最大
12
单位
兆赫
ADCLK
周期
s
mV
COUNTS
3
COUNTS
3
4
5
6
MPC5567单片机数据手册，Rev. 0
20
初步-如有更改，恕不另行通知
飞思卡尔半导体公司
