第一部分概述
1.1 DSP56F826特点
1.1.1
数字信号处理芯
采用双哈佛架构高效的16位DSP56800系列DSP引擎
多达40个每秒百万条指令（ MIPS ）在80MHz的核心频率
单周期16
×
16位的并行乘法器 - 累加器（ MAC）的
两个36位累加器，包括扩展位
16位双向桶形移位器
具有独特的DSP处理模式并行指令集
硬件DO和REP循环
三个内部地址总线和一个外部地址总线
四个内部数据总线和一个外部数据总线
指令集同时支持DSP和控制器功能
控制器寻址风格的紧凑型码模式和指令
高效C编译器和局部变量的支持
软件子程序和中断堆栈深度仅受内存的限制
JTAG /一旦调试编程接口
1.1.2
内存
哈佛架构允许多达三同时访问程序和数据存储器
片上存储器包括一个低成本，高容量的闪存解决方案
— 31.5K
×
16-bit
的程序闪存的话
— 512
×
16-bit
程序RAM的话
— 2K
×
16-bit
数据闪存的话
— 4K
×
16-bit
数据RAM的话
— 2K
×
16-bit
bootflash中的话
片外存储器扩展功能的可编程为0 ， 4,8 ，或12的等待状态
- 多达64千
×
16-bit
数据存储器
- 多达64千
×
16-bit
程序存储器
1.1.3
外围电路的DSP56F826
一个通用四定时器共计7pins
有4个引脚（或四个额外的GPIO线），一个串行外设接口
一个串行外设接口，或复用两个串行通信接口总额
4引脚
同步串行接口（ SSI ），可配置6针端口（或六个额外的GPIO线）
2
DSP56F826初步的技术数据
