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表4-6 PLL时间
工作条件： V
SS
= V
SSIO
= V
SSA
= 0 V, V
DD
= 1.62-1.98V, V
DDIO
= V
DDA
= 3.0 3.6V ，T
A
= -40 °到+ 120° C，C
L
≤
50pF的，女
op
= 120MHz的
特征
外部参考晶振频率的PLL
1
PLL输出频率
PLL稳定时间
2
符号
f
OSC
f
CLK
t
锁相环
民
2
40
—
典型值
4
—
1
最大
4
240
10
单位
兆赫
兆赫
ms
1.外部提供的参考时钟应尽可能地自由从任何相位抖动PLL的正常工作。
PLL的优化，为4MHz晶振输入。
2.
这是PLL设置被改变后，以确保可靠的操作所需的最短时间。
4.6外部存储器接口时序
外部存储器接口被设计来访问静态存储器和外围设备。
图4-10
示采样定时和参数详述于该
表4-7 。
每个参数的定时既包括一个固定的延迟部分和时钟相关部分;以及用户
控制的等待状态。公式：
T = D + P * （M + W）
应采用确定每个参数的实际时间。在上述方程中的术语定义如下：
t
P
参数延迟时间
系统时钟的周期，这决定了部分的执行速度时（即该装置是
工作在120兆赫，P = 8.33纳秒） 。
固定延迟的部分，由于芯片上的路径延迟。
米长的固定的固有的设计一个时钟周期部分。这个数目被调整以考虑可能
时钟占空比降额。
W上的适用的等待状态控制的总和。见的“等待状态控制”列
表4-7
为
每个参数的适用的控制。看到83X外设手册的EMI章
什么每一个等待状态控制字段的详细信息。
一些参数包含两组数字。这些参数有两种不同的路径和时钟边缘
是必须考虑的。检查两组数字，并使用更小的结果。合适的条目可能会改变
如果部分改变工作频率。
写周期的时序是不同的，当WWS = 0时相比， WWS > 0。因此，一些参数包含
两组数字以说明这种差别。的“等待状态配置”一栏
表4-7
应
用于进行适当的选择。
56855技术数据，版本6
26
飞思卡尔半导体公司
