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ST7LITE0x ， ST7LITESx
串行外设接口
（续）
11.3.4时钟相位和时钟极性
四种可能的时序关系可被选择
通过软件，使用CPOL和CPHA位（见
图40） 。
注意：
SCK的空闲状态必须对应于
在SPICSR寄存器选择的极性（通过
拉SCK如果CPOL = 1或拉低SCK ，如果
CPOL=0).
的CPOL时钟极性的组合
CPHA （时钟相位）位选择数据采集
时钟边沿
图40.数据时钟时序图
图40 ，
显示了SPI传输与四
的CPHA和CPOL位组合。迪
AGRAM可以被解释为主机或从机
时序图，其中引脚SCK ， MISO引脚，
MOSI引脚直接连接之间的
主站和从站设备。
注意：
如果CPOL是在通信改变
字节边界时，SPI必须重新被禁用
设置SPE位。
CPHA = 1
SCK
（ CPOL = 1 ）
SCK
（ CPOL = 0 ）
MISO
（ FROM MASTER ）
MOSI
（从机）
SS
（从机）
捕获数据
最高位
第6位
第5位
4位
Bit3
第2位
第1位
所以LSb
最高位
第6位
第5位
4位
Bit3
第2位
第1位
所以LSb
CPHA = 0
SCK
（ CPOL = 1 ）
SCK
（ CPOL = 0 ）
MISO
（ FROM MASTER ）
MOSI
（从机）
SS
（从机）
捕获数据
最高位
第6位
第5位
4位
Bit3
第2位
第1位
所以LSb
最高位
第6位
第5位
4位
Bit3
第2位
第1位
所以LSb
注意：
该图中不应该使用作为替代的参数信息。
请参阅电气特性章节。
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