麦克雷尔INC 。
精密边缘
SY89534/35L
引脚说明
动力
引脚数
60, 61
62
55
30, 31, 50
21
4, 9, 25, 63, 29
（裸露焊盘）
引脚名称
V
CC_Logic
V
CCA
V
CCO
A
V
CCO
B
V
CCO
C
GND
功能说明
权力核心逻辑：连接到3.3V电源。 3.3V电源引脚内部不
连接在管芯，并且必须连接在一起的PCB上。
电源PLL ：连接到“安静” 3.3V电源。 3.3V电源引脚内部不
连接在管芯，并且必须连接在一起的PCB上。
功率输出驱动器：将所有V
CCO
引脚3.3V电源。 V
CCO
销不
内部连接在管芯。
地面上。所有GND引脚必须共同PCB上绑。裸露焊盘必须
焊接到接地平面。
CON组fi guration
引脚数
4
引脚名称
VCO_SEL
功能说明
LVTTL / CMOS兼容输入：内部或外部VCO之间进行选择。当
绑低（ GND ）内部VCO选择。对于外部VCO ，悬空（默认
条件是逻辑高电平） 。内部25kΩ的上拉电阻。
LVTTL / CMOS兼容输入：控制输入频率预分频器。内部为25kΩ
拉。默认为逻辑高电平。看
“预分频的频率选择”
表。
模拟量输入/输出：提供的参考电压PLL环路滤波器。
模拟量输入/输出：提供PLL环路滤波器。看
“外部环路滤波器
注意事项“
对环路滤波器的值。
LVTTL / CMOS兼容输入：用于改变PLL （锁相环）
反馈分频器。内部25kΩ的上拉电阻。 （ M0 = LSB） 。默认为逻辑高电平。
SEE
“意见鸿沟选择”
表。
LVTTL / CMOS兼容输入： C银行后除法选择。内部25kΩ的上拉电阻。
默认为逻辑高电平。看
“后分割频率选择”
表。
LVTTL / CMOS兼容输入： B银行后除法选择。内部25kΩ的上拉电阻。
默认为逻辑高电平。看
“后分割频率选择”
表。
LVTTL / CMOS兼容输入： A银行后除法选择。内部25kΩ的上拉电阻。
默认为逻辑高电平。看
“后分割频率选择。 ”
FSEL_A0 = LSB 。
银行A， B， C的输出同步控制： （ LVTTL / CMOS兼容） 。
内部25kΩ的上拉电阻。以后任何银行已编程，切换用
高 - 低 - 高脉冲重新同步所有输出银行。
5, 6
7
8
13,14,15,16
PSEL （1： 0）
回路编号
环路滤波器
M (3:0)
22, 23, 24
26, 27, 28
56, 57, 58
59
FSEL_C （2 ：0）
FSEL_B （2 ：0）
FSEL_A （2 ：0）
OUT_SYNC
输入/输出
引脚数
1, 2, 3
10, 11
12
51, 52, 53, 54
引脚名称
NC
REFCLK ， / REFCLK
VBB_REF
QA1到QA0
功能说明
无连接：悬空。
参考输入：这种灵活的输入接受任何输入TTL / CMOS ， LVPECL ， LVDS ，
HSTL ， SSTL 。看
“输入接口”
部分。
基准电压输出。用于单端输入。最大的汇/源
电流= 0.5毫安。
A银行10万LVPECL输出驱动器：输出频率由FSEL_A控制
（0 ：2）。终止输出， 50Ω到V
CC
-2V 。看
“输出端接
建议 -
部分终止细节。
B组输出驱动器： SY89534 ： 10万LVPECL输出驱动器。
SY89535 ：差分LVDS输出。看
“输出端接建议”
部分终止细节。输出频率由FSEL_B （ 2 0 ）来控制。
C银行10万LVPECL输出驱动器：输出频率由控制
FSEL_C （0 ：2）。终止输出， 50Ω到V
CC
-2V 。看
“输出端接
建议 -
部分。
无连接：悬空。
3
32–49
QB8到QB0
17, 18, 19, 20
QC1到QC0
64
NC
M9999-110405
hbwhelp@micrel.com或（408） 955-1690
