麦克雷尔INC 。
精密边缘
SY89827L
引脚说明
引脚数
5, 6
引脚名称
HSTL_CLKA
/ HSTL_CLKA
I / O
输入
TYPE
HSTL
国内
P / U
引脚功能
差分时钟输入的CLK_SEL1 ， SEL1和SEL2选择。
可以悬空，如果没有被选中。浮动输入，如果选择
产生不确定的输出。 HSTL输入信号的要求
外部端接50Ω到GND 。
差分时钟输入的CLK_SEL1 ， SEL1和SEL2选择。
可以悬空，如果没有被选中。浮动输入，如果选择
产生不确定的输出。 HSTL输入信号的要求
外部端接50Ω到GND 。
75k
下拉
75k
下拉
11k
引体向上
11k
引体向上
11k
引体向上
11k
引体向上
11k
引体向上
11k
引体向上
差分时钟输入的CLK_SEL1 ， SEL1和SEL2选择。
可以悬空。浮动输入，如果选择产生低
在输出端。需要外部端接。参见图1 。
差分时钟输入的CLK_SEL2 ， SEL1和SEL2选择。
需要外部端接。参见图1 。
选择HSTL_CLKA输入低电平时，和LVPECL_CLKA
当输入高。
选择HSTL_CLKB输入低电平时，和LVPECL_CLKB
当输入高。
选择输入信号源CLKA时低和CLKB
当为高电平输出Q0 - Q9和/ Q0 - / Q9 。
选择输入信号源CLKA时低和CLKB
当为高电平输出Q10 - Q19和/ Q10 - / Q19 。
使能输入内部同步以防止产生毛刺
Q 0 - Q 9和/ Q0 - / Q9输出。
使能输入内部同步以防止产生毛刺
Q10 - Q19和/ Q10 - / Q19输出。
核心VCC连接到3.3V电源。旁路与0.1μF的
与0.01μF的低ESR电容尽量靠近VCC引脚并行
可能。
输出缓冲器VCC连接到1.8V标称电源。所有VCCO
引脚应在PCB上连接在一起。带旁路
0.1μF与0.01μF的低ESR电容尽量靠近并行
VCCO引脚越好。
地面上。
HSTL
从CLKA差分时钟输出，当SEL1 = LOW和
从CLKB当SEL1 = HIGH 。 HSTL输出（Q和/ Q）绝
终止与50Ω到GND 。 Q输出是静态的时
OE1 =低。未使用的输出对可能被悬空。
差分时钟输出（补）从CLKA当SEL1 =
低电平和从CLKB时SEL1 =高。 HSTL输出（Q和
/ Q ）必须终止50Ω到GND 。 / Q输出是静态的
HIGH，当OE1 = LOW 。未使用的输出对可留
浮动。
从CLKA时SEL2 = LOW和差分输出
CLKB时SEL2 = HIGH 。 HSTL输出（Q和/ Q ）必须
终止50Ω到GND 。 Q输出是静态的，当低
OE2 =低。未使用的输出对可能被悬空。
从CLKA差分输出（补）时SEL2 = LOW
从CLKB时SEL2 = HIGH 。 HSTL输出（Q和/ Q）的
必须终止与50Ω到GND 。 / Q输出是静态的高
当OE2 =低。未使用的输出对可能被悬空。
2, 3
HSTL_CLKB
/ HSTL_CLKB
输入
HSTL
8, 9
LVPECL_CLKA
/ LVPECL_CLKA
LVPECL_CLKB
/ LVPECL_CLKB
CLK_SEL1
CLK_SEL2
SEL1
SEL2
OE1
OE2
VCCI
输入
LVPECL
12, 13
7
14
16
1
11
15
4
输入
输入
输入
输入
输入
输入
输入
动力
LVPECL
LVTTL /
CMOS
LVTTL /
CMOS
LVTTL /
CMOS
LVTTL /
CMOS
LVTTL /
CMOS
LVTTL /
CMOS
17, 32, 33,
40, 41, 48, 49, 64
VCCO
动力
10
63, 61, 59, 57, 55
53, 51, 47, 45, 43
GND
Q0 – Q9
动力
产量
62, 60, 58, 56, 54
52, 50, 46, 44, 42
/Q0 – /Q9
产量
HSTL
39, 37, 35, 31, 29
Q10 – Q19
产量
27, 25, 23, 21, 19
HSTL
38, 36, 34, 30, 28
/Q10 – /Q19
产量
26, 24, 22, 20, 18
HSTL
M9999-011907
hbwhelp@micrel.com或（408） 955-1690
4
