体系结构概述
如果该主时钟输入会遇到高的时钟或小于20纳秒的低时钟周期，而数据传输速率
正在发生变化，那么RESET应该在这段时间内使用。有两种推荐的控制
对于这种情况下，程序取决于DBSPD终端或串行控制接口是否被使用。
这些控制序列示于第4节。
表2-1 。正常速度，双速和四速运行
四倍速控制
寄存器位
0
0
1
0
1
DBSPD终端或
控制寄存器位
0
1
0
0
1
模式
主站或从站
主站或从站
主站或从站
SLAVE
主站或从站
速度选择
正常速度
双速
四速
四倍速如果MCLK_IN = 128Fs
错误
2.1.2时钟主/从模式（ M_S ）
时钟主从模式可以使用M_S （主从）终端调用。
该终端指定立即设置下一个器件复位时的默认模式。串行数据
接口设置允许在正常操作期间被改变的时钟产生模式。
掌握模式的转变发生在上复位时M_S终端具有很高的应用逻辑。
发生于从机模式的转变下，当M_S终端具有应用逻辑低电平复位。
2.1.3主时钟模式
当M_S 1 =复位后，该TAS5036A提供主时钟，SCLK和LRCLK的休息
该系统。在主控模式下， TAS5036A输出音频系统时钟MCLK_OUT ，SCLK和
LRCLK 。
该TAS5036A装置产生这些时钟加上从内部锁相环其内部时钟
（PLL） 。参考时钟为PLL可以通过一个外部时钟源提供（连接到
XTAL_IN ）或结晶（在端子连接XTAL_IN和XTAL_OUT ） 。连接外部电源
以MCLK_IN为256倍（以四模式128 ）中的数据采样率（FS ） 。 SCLK频率是64倍的
数据采样速率和48倍的数据采样率SCLK频率不支持在主
模式。该LRCLK的频率是数据采样速率。
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TAS5036A
SLES061B - 2002年11月 - 修订2004年1月
