介绍
1.3
物理特性
1.3.1终端分配
TQFP封装
（ TOP VIEW ）
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
VRA_PLL
PLL_FLT_RET
PLL_FLTM
PLL_FLTP
AVSS
AVSS
VRD_PLL
AVSS_PLL
AVDD_PLL
VBGAP
RESET
HP_SEL
PDN
MUTE（静音）
DVDD
DVSS
版权所有
MCLK
PWM_HPPR
PWM_HPMR
PWM_HPPL
PWM_HPML
PWM_P_6
PWM_M_6
PWM_P_5
PWM_M_5
DVDD_PWM
DVSS_PWM
PWM_P_8
PWM_M_8
PWM_P_7
PWM_M_7
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
VR_PWM
PWM_P_4
PWM_M_4
PWM_P_3
PWM_M_3
PWM_P_2
PWM_M_2
PWM_P_1
PWM_M_1
有效
DVSS
BKND_ERR
DVDD
DVSS
DVSS
VR_DIG
1.3.2订购信息
TA
0 ° C至70℃
塑料64引脚PQFP （ PN ）
TAS5028PAG
1.3.3端子说明
终奌站
号
1
名字
VRA_PLL
I / O
5-V
宽容
TERMIN-
ATION
描述
对于PLL模拟电源1.8 V的引脚输出的内部调节电压基准
使用PLL逻辑1.8 V电源。一个0.1 μF的低ESR电容应连接
该终端与AVSS_PLL之间。此终端一定不能被用于功率
外部设备。
AO
AO
AI
P
P
PLL外部滤波器的回报
PLL的负输入端。通过一个RC网络连接到PLL_FLT_RTN
PLL积极投入。通过一个RC网络连接到PLL_FLT_RTN
模拟地
模拟地
2
3
4
5
6
PLL_FLT_RET
PLL_FLTM
PLL_FLTP
AVSS
AVSS
VR_DPLL
OSC_CAP
XTL_OUT
XTL_IN
版权所有
版权所有
版权所有
SDA
SCL
LRCLK
SCLK
SDIN4
SDIN3
SDIN2
SDIN1
版权所有
SLES112 - 2004年6月
TAS5028
5
