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高速CPU总线时序支持
高速CPU总线支持加入到
COM20019 。这样做的原因是因为
如下：用在非主机接口
复用总线模式下， I / O地址和芯片
选择信号必须在读之前稳定
信号被激活，并保持读出信号后
处于非活动状态。但是，高速的CPU总线时序
不遵守这些定时。例如，一
RISC型单片机（如
日立SH - 1系列）在改变I / O地址
同时读出信号。因此，
若干外部逻辑集成电路将需要
连接到该微控制器。
此外，诊断状态（ DIAG ）寄存器
通过阅读本身自动清零。该
产生DIAG内部寄存器中读取信号
通过解码地址（ A2 - A0 ） ，片选
（ NCS ）和读（ NRD ）的信号。解码器将
A2 - A0 ， NCS
产生的噪声尖峰，在上述严格的时序。
该DIAG寄存器由尖峰信号被清除
没有阅读本身。这是意外的
操作。读取内部RAM和下一页
标识寄存器具有相同的机制为
读DIAG寄存器。
因此，地址解码和主机
接口模式块进行了修改，以适应
上述CPU接口，以支持高速CPU
总线时序。在Intel的CPU模式（ NRD ， NWR
模式） ， 3位I / O地址（ A2 - A0）和片选
（ NCS ）在内部采样由触发器的
内部延迟NRD信号的下降沿。
内部实时读出信号是越延迟
NRD信号。但是NRD的上升沿不
延时。通过该变形，则内部实
地址和片选是稳定的，而
内部实时读出信号是有效的。请参考图
4以下。
有效
NRD
延迟NRD
(nRD1)
采样A2 - A0 ， NCS
更多NRD延迟
(nRD2)
有效
图4 - 高速CPU总线时序 - INTEL CPU模式
在I / O地址和片选信号，
被提供给数据输出逻辑，不
采样。另外， NRD信号不延迟，
因为上述采样和延迟路径
减少读周期的数据存取时间。
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以上采样和延迟信号
供给到读脉冲产生逻辑
其产生的结算脉冲为
DISCONTINUED数据表
