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PD30181A ， 30181AY
（ 13 ） LCD接口（ LCU ）参数
参数
DCLK / SHCLK频率
DCLK / SHCLK周期
DCLK / SHCLK高/低电平宽度
输出的延迟时间
（从DCLK / SHCLK边缘
记
符号
f
DCLK
t
DCLK
t
DCLKHL
t
LCDD
)
条件
分钟。
马克斯。
32.775
单位
兆赫
ns
30
t
DCLK
/2
5
适用于HSYNC / LOCLK ，
VSYNC / FLM ， ENAB / M ，和FPD （ 15 ：
0 ）的信号
t
DCLK
/2 + 5
30
ns
ns
记
在DCLK / SHCLK边根据使用的LCDCTRLREG的SCLKPOL位的设置不同
注册。
t
DCLK
t
DCLKHL
DCLK / SHCLK
（输出）
t
LCDD
HSYNC / LOCLK ，
VSYNC / FLM ，
ENAB / M ，
FPD （15 ：0）
（输出）
t
DCLKHL
备注
该图中示出了使用DCLK / SHCLK上升沿（ SCLKPOL = 1）时的定时。
数据表U16277EJ1V0DS
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