R
XC4000E和XC4000X系列现场可编程门阵列
异步外设模式
写入FPGA
异步外设模式使用的后缘
的WS和CS0为低和RS的逻辑与条件
和CS1为高，以接受来自微字节宽数据
处理器总线。在引入FPGA中，这些数据被装入
双缓冲的UART状并行 - 串行转换器和
被串行移入内部逻辑。
引线的FPGA呈现报头数据（以及所有数据
这在其DOUT引脚上FL OWS领先的设备） 。该
从铅RDY / BUSY输出FPGA用作手工
摇信号给微处理器。 RDY / BUSY变低
当一个字节已经被接收，并再次时变高
字节宽的输入缓冲区已转让其信息
到移位寄存器和缓冲器准备接收新
数据。新的写，可以立即启动，只要
在RDY / BUSY输出变为低电平，承认
接收到前一个数据。写操作有可能不被终止
直到RDY / BUSY为再高一个CCLK周期。记
这RDY / BUSY被拉高了高阻抗
拉前INIT变高。
BUSY信号的长度取决于在活动的
该UART 。如果移位寄存器是空的，当新的字节
被接收时， BUSY信号仅持续2个CCLK
周期。如果移位寄存器仍然是满的，当新的字节
被接收时， BUSY信号可长达9
CCLK周期。
请注意，最后一个字节已被输入，只有7的后
它位被移出。 CCLK仍然高配DOUT
等于比特的最后一个字节的6（下一个到最后一个位）输入。
N / C
4.7 k
该READY / BUSY握手可以，如果延迟可以忽略
从任何一个写入到下一个写入的结束是瓜拉尼
开球为长于10 CCLK的周期。
状态读
逻辑和CS0条件， CS1and RS输入
把数据总线上的设备的状态。
D7高表示就绪
D7低表明忙
D0至D6去无条件地高
它是强制性的，在整个启动过程中开始
并且由一个字节宽的输入完成。否则，销
作为写选或片选有可能成为活跃
输出和干扰网络最终字节传输。如果这
转移不发生时，启动顺序是不的COM
pleted一路的科幻光洁度（ F点
图47页
53).
在这种情况下，在最坏的情况中，内部复位不会被释放。在
最好的，回读和边界扫描被禁止。该
长度计数值，由XACTstep软的产生
洁具，确保这些问题不会发生。
虽然RDY / BUSY拿出来作为一个单独的信号，
微处理器可以更方便地阅读这方面的资料
1数据线。为了这个目的，D7表示
RDY当RS为低/ BUSY状态， WS为高，
2片选线都处于活动状态。
异步外设模式通过对一个<101>
该模式管脚（ M2 ， M1 ， M0 ） 。
N / C
N / C
M0
M1
M2
M0
M1
M2
数据
公共汽车
8
D0–7
CCLK
可选
菊花链式
FPGA的
DOUT
CCLK
DIN
DOUT
V
CC
地址
公共汽车
地址
解码
逻辑
CS0
4.7 k
4.7 k
XC4000E/X
Asynchro-
常识
外设
...
XC4000E/X
SLAVE
CS1
RS
WS
控制
信号的
RDY / BUSY
INIT
DONE
改编
4.7 k
INIT
DONE
节目
节目
X9028
图58 ：
异步外设模式电路图
6-66
1999年5月14日（版本1.6 ）
