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R
XCR3256XL 256宏单元CPLD
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14
DS013 （ V2.4 ） 2003年11月5日
产品speci fi cation
特点
低功率3.3V 256宏单元CPLD
7.5 ns的引脚对引脚的逻辑延迟
系统频率高达154 MHz的
256个宏单元6000可用门
可在小型封装
- 144引脚TQFP （ 120个用户I / O引脚）
- 208引脚PQFP （ 164个用户I / O）
- 256球FBGA （ 164个用户I / O）
- 280球BGA CS （ 164个用户I / O）
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- 快速零功率 （ FZP ） CMOS设计
技术
- 3.3V PCI电气规范兼容输出
（在任何输入或I / O没有内部钳位二极管）
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 多达23个时钟提供每个功能块
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至3.6V的电源电压为工业级电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
描述
该XCR3256XL是针对一个3.3V ， 256宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。总共有16个功能块提供
6000可用门。引脚至引脚传输延时
7.5纳秒为154 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现的产品的，而不是总和
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
图1
和
表1
显示我
CC
与频率我们
XCR3256XL TotalCMOS CPLD （取16个数据
可复位的上/下， 16位计数器在3.3V ， 25 ° C） 。
140
120
100
80
ICC （MA ）
60
40
20
0
0
20
40
60
80
100
120
140
160
频率（MHz）
DS013_01_102302
图1：
XCR3256XL典型I
CC
在主场迎战频率
V
CC
= 3.3V ，25°C
表1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
频率（MHz）
典型的我
CC
（MA ）
0
0.02
1
0.98
10
9.69
20
19.3
40
38.1
60
56.2
80
73.7
100
90.8
120
107.3
140
123.9
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DS013 （ V2.4 ） 2003年11月5日
产品speci fi cation
www.xilinx.com
1-800-255-7778
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