ZL50057/8
14.7.1
背板输入延时4-0位（BID [ 4 ： 0 ] ）
数据表
当SMPL_MODE =低，这五个位定义的位边界的接收器使用采样延迟
每个输入。输入位延时调节范围可以达到7
3
/
4
比特周期向前，与分辨率
1
/
4
比特周期。该
默认采样点位于
3
/
4
位的位置。
这可以被描述为：
没有。比特延迟= BID [ 4 ： 0 ] / 4
例如，如果出价[4：0 ]被设置为10011 （19） ，所述输入比特延迟= 19 *
1
/
4
= 4
3
/
4.
当SMPL_MODE = HIGH ， BID的二进制值[ 1 ： 0 ]指的是输入位的采样点（
1
/
4
to
4
/
4
） 。 BID [4： 2]
指的是整数比特延迟值（0至7位） 。这意味着位可以由多达7的整数值被延迟
与该采样点可以从异
1
/
4
to
4
/
4
in
1
/
4
位增量。
表31示出了比特延迟和采样点选择。
BIDn
BID4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
BID3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
BID2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
BID1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
BID0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
SMPL_MODE
= LOW
输入数据
位延迟
0（默认）
1/4
1/2
3/4
1
1 1/4
1 1/2
1 3/4
2
2 1/4
2 1/2
2 3/4
3
3 1/4
3 1/2
3 3/4
4
4 1/4
4 1/2
4 3/4
5
5 1/4
5 1/2
5 3/4
SMPL_MODE
=高
输入数据
位延迟
0（默认）
0
0
0
1
1
1
1
2
2
2
2
3
3
3
3
4
4
4
4
5
5
5
5
输入数据
采样
点
3/4
4/4
1/4
2/4
3/4
4/4
1/4
2/4
3/4
4/4
1/4
2/4
3/4
4/4
1/4
2/4
3/4
4/4
1/4
2/4
3/4
4/4
1/4
2/4
表31 - 背板输入位延时和采样点规划表
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卓联半导体公司
