MCP2510
5.7
同步
以补偿振荡器之间的相移
每个节点的总线频率上，每个人都可以
控制器必须能够同步到相关的
输入信号的信号边沿。同步
该过程由DPLL功能是imple-
mented 。当在发送的数据的边缘是
检测到时，逻辑电路将比较的边缘的位置
在预期时间（同步段） 。电路将随后
调整相位缓冲段1和相位值段
包换2是必要的。有使用两种机制
进行同步。
的边缘的相位误差由的位置定
边相对于同步段， T中测得的
Q
。该
相位误差是T中的大小定义
Q
如下：
E = 0，如果在SYNCESEG的优势在于
电子> 0，如果采样点之前的优势在于
电子< 0，如果样本点之后的优势在于
先前位
如果相位误差的幅度是小于或等于
到同步跳跃的设定值
宽度，再同步的效果是一样的
该硬同步。
如果相位误差的幅度大于大
同步跳转宽度，而如果相位误差是
正，则相位缓冲段1被延长
相当于同步跳转宽度。
如果相位误差的幅度大于大
重新同步跳转宽度，而如果相位误差是
负，则相位缓冲段2是由一个缩短
相当于同步跳转宽度。
5.7.1
硬同步
当有一个硬同步仅
在总线空闲条件隐性到显性的边沿
化，表明报文的开始。经过艰苦同步
chronization ，位时间计数器重新开始
同步段。硬同步强制其边缘
已发生撒谎同步段之内
重新开始的位时间。由于synchroni-规则
矩阵特殊积，如果一个硬同步时将不会有
该位时间内重新同步。
5.7.3
同步规则
5.7.2
同步
作为同步的结果，相位缓冲段1
可加长或相位缓冲段2可能是短期
ened 。延长的或缩短的量
相位缓冲段有一个上限值，由下式给出
同步跳转宽度（ SJW ） 。的值
该SJW将被添加到相位缓冲段1（见
图5-2）或相位缓冲段2减去（见
图5-3 ） 。 SJW代表的环路滤波
DPLL的。该SJW为1T的可编程
Q
4牛逼
Q
.
时钟信息只从经济衰退衍生
西伯来主导转变。该酒店只有一个
连续的比特固定的最大数量有
相同的值，可以确保再同步到比特流
在一个帧。
只有一个同步在一个位时间
允许
一个边缘将用于仅当同步
在前面的采样点测得的值
（上一次读取总线值），不同于公交车
边缘后，立即珍惜
所有其他隐性到显性的边沿实现
规则1和2将用于再同步
同一个节点发送一个dom-异常
inant位将不执行重新同步的
一个隐性到显性的边沿，一个可能的结果
可持续的竞争相位误差
图5-2：
输入信号
延长一个位周期
SYNC
PROP
段
相
段1
≤
SJW
相
片段2
样品
点
公称
位长
实际位
长
T
Q
2007 Microchip的技术公司
DS21291F第37页
