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128M同步DRAM
SDRAM （修订版1.0E ）
六月'99
三菱的LSI
写
M2V28S20TP-6,-7,-8
M2V28S30TP-6,-7,-7L,-8,-8L
M2V28S40TP-7,-7L,-8,-8L
（ 4 - X银行8,388,608 - WORD ×4位）
（ 4 - X银行4,194,304 - WORD ×8位）
（ 4 - X银行2,097,152 - WORD ×16位）
从银行tRCD的激活后，写入命令发出。第一输入数据被设置
在相同的周期的写。以下的（ BL -1）的数据被写入到RAM时，连拍时
长度为BL 。起始地址由A0 -A9 ，A11 （4个）中指定， A0-9 （ X8） ， A0-8 （ X16 ）和
短脉冲串数据的地址序列由突发类型定义。的WRITE命令可应用于
任何活动的银行，因此该行预充电时间（TRP）可以隐藏连续输入数据的背后
交错的多个银行。从最后一个输入数据到PRE命令，写恢复时间
（ tWR的）是必需的。当A10是在高一写命令时， autoprecharge （ WRITEA ）是
进行。任何命令（读，写， PRE ， ACT）的同一家银行被禁止，直到内部
预充电完成。内部预充电，最后输入数据周期开始后，在tWR的。 （需要
保持tRAS的分。 ）接下来的ACT命令激进党后，从内部预充电时间发出。
多行交错WRITE （ BL = 4 ）
CLK
命令
A0-9
A10
A11
BA0,1
DQ
法案
tRCD的
Xa
Xa
Xa
Xa
Xa
00
00
Da0
Y
0
Xb
Xb
Xb
10
Da1
Da2
Da3
10
Db0
写
法案
tRCD的
Y
0
0
0
00
Db1
Db2
Db3
0
0
10
写
PRE
PRE
写带自动预充电（ BL = 4 ）
CLK
命令
A0-9
A10
A11
BA0,1
DQ
法案
tRCD的
Xa
Xa
Xa
00
00
Da0
Da1
Da2
Da3
内部预充电开始
Y
1
写
tWR的
激进党
Xa
Xa
Xa
00
法案
三菱电机
20
