R
Platform Flash在系统可编程配置PROM
表14：
XCFxxP引脚名称和描述（ VO48 / VOG48和FS48 / FSG48 ）
（续）
引脚名称
边界
扫描顺序
06
首席执行官
05
边界
扫描
功能
数据输出
引脚说明
48-pin
TSOP
(VO48/
VOG48)
48-pin
TFBGA
(FS48/
FSG48)
芯片使能输出。芯片使能输出（CEO ）连接
到链中的下一个PROM的CE输入。该输出
输出使能低，当CE为低和OE / RESET输入为高，
内部地址计数器被增加超出其
终端计数（ TC）值。 CEO返回时高
OE / RESET变低或CE变为高电平。
DATA IN
启用外部选择输入。当该引脚为低电平时，设计
修订的选择由修订选择引脚控制。
当该引脚为高电平，设计修改选择被控制
通过内部的可编程版本选择控制位。
EN_EXT_SEL有一个内部50KΩ电阻上拉至V
CCO
以提供一个逻辑1到设备如果引脚不被驱动。
版本选择[ 1 ： 0 ]输入。当EN_EXT_SEL是低，
该版本选择引脚，用于选择设计
改版启用，覆盖内部可编程
版本选择控制位。该版本选择[ 1 ： 0 ]输入
有一个内部50kΩ的电阻上拉至V
CCO
以提供一个
逻辑1的装置，如果该引脚不被驱动。
忙碌的输入。在BUSY输入时启用并行模式
被选择用于配置。当BUSY为高电平时，内部
地址计数器停止增加和当前数据
保留在数据引脚。在CLK后的第一个上升沿
BUSY转变，从高至低，未来的数据
地址驱动上的数据引脚。在串行模式或
在器件编程减压启用后，
BUSY输入被禁用。 BUSY内部有一个50千欧
电阻下拉到GND为逻辑0到设备
如果引脚没有驱动。
10
D2
31
EN_EXT_SEL
25
H4
REV_SEL0
REV_SEL1
30
29
DATA IN
DATA IN
26
27
G3
G4
12
DATA IN
忙
5
C1
08
07
CLKOUT
配置时钟输出。内部可编程
控制位使能CLKOUT信号，这是从源
输出使能为内部振荡器或CLK输入引脚。每上升
所选时钟源边沿递增内部
如果数据是可用的地址计数器， CE为低，并
OE / RESET为高。输出数据是可用的上升
CLKOUT的边缘。 CLKOUT被禁用，如果CE为高电平或
OE / RESET为低。如果解压启用，是CLKOUT
停放时，高压缩数据还没有准备好。当
CLKOUT被禁止时， CLKOUT引脚被置于高阻
状态。如果CLKOUT被使用，那么它必须被拉高
外部采用4.7 kΩ上拉至V
CCO
.
模式选择
JTAG模式选择输入。 TMS的上升沿触发的状态
的TCK来确定的状态转换的测试访问
端口（ TAP）控制器。 TMS内部有一个50kΩ的电阻
拉至V
CCJ
提供一个逻辑1到器件引脚是
没有驱动。
JTAG时钟输入。该引脚为JTAG测试时钟。它
依次把TAP控制器和所有的JTAG测试
编程电子产品。
JTAG串行数据输入。该引脚为串行输入到所有JTAG
指令和数据寄存器。 TDI具有内部50 kΩ的
电阻上拉至V
CCJ
以提供一个逻辑1到设备如果
销不被驱动。
JTAG串行数据输出。该引脚是所有串行输出
JTAG指令和数据寄存器。 TDO的内部有一个
50KΩ电阻上拉至V
CCJ
以提供一个逻辑1到
如果引脚没有驱动系统。
+ 1.8V电源。 1.8V正电源电压为内部逻辑。
数据输出
9
C2
TMS
21
E2
时钟
TCK
DATA IN
TDI
数据输出
TDO
20
H3
19
G1
22
E6
B1 ，E1
G6
VCCINT
4, 15, 34
DS123 （ V2.9 ） 2006年5月9日
www.xilinx.com
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