R
Platform Flash在系统可编程配置PROM
FPGA器件连接到配置PROM的
主动SelectMAP （平行）配置模式（图
9,
第19页） ：
PROM的（多个）的数据输出驱动[ D0..D7 ]
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
在PROM的（ S）
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET引脚连接到
所有FPGA器件的INIT_B引脚。此连接
确保了PROM的地址计数器复位之前
任何（重新）配置的开始。
PROM的CE输入可以驱动从DONE引脚。
第一（或唯一）的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出，
只要做的是不是永久停飞。 CE
也可以永久地绑低，但保持
数据输出活性和导致不必要我
CC
主动电源电流（ "DC
特性在
工作条件， "第28页） 。
用于高频平行配置，在BUSY
所有的PROM的引脚连接到FPGA的BUSY
输出（当FPGA具有一个BUSY脚并且当
需要使用FPGA的BUSY引脚） 。这
连接确保了对下一个数据转换
PROM中被延迟，直到在FPGA是准备进行下一次
配置数据字节。对于FPGA的BUSY引脚
的要求，请参考相应的FPGA数据表
或FPGA系列配置用户指南。
PROM中的CF引脚通常连接到FPGA的
PROG_B （或程序）输入。对于XCFxxP只，
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B （或程序）
输入，则该引脚应接高电平。
串行菊花链
多个FPGA可以进行菊花链式连接的串口
配置单一来源。一个特定的FPGA后
已被设置，所述数据的下一个设备被路由
在内部FPGA的DOUT引脚。通常在数据
在CCLK下降沿DOUT引脚的变化，虽然
对于某些设备上的上升沿DOUT引脚的变化
的CCLK 。请参考相应的器件数据手册
一个特定的FPGA器件的详细信息。为
时钟的菊花链配置，无论是第一
FPGA在链中可以被设置为主串行，产生
在CCLK ，设置为从器件的串行其余设备
（图
8 ，第18页）
或所有FPGA器件可被设置为
从串行和外部生成的时钟可用于
驱动FPGA的配置界面（图
7,
第17页
or
图12 ，第22页） 。
FPGA主动SelectMAP （并行）模式
（仅XCFxxP PROM ）
在主SelectMAP模式，字节宽的数据被写入到
在FPGA中，通常用一个BUSY标志控制的流程
数据，通过配置时钟同步（ CCLK ）
由FPGA产生。在上电时或重新配置，
FPGA的模式选择引脚，用于选择主
SelectMAP配置模式。配置界面
通常需要一个并行数据总线，一个时钟线，以及两个
控制线（ INIT和DONE ） 。此外， FPGA的芯片
选择，写入和BUSY引脚必须正确控制或
监控，以使SelectMAP配置。该
配置数据从由字节上的PROM中读取字节
销[ D0..D7 ] ，通过PROM的内部地址进行访问
计数器是递增的每个有效上升沿
CCLK 。比特流数据必须建立在FPGA的
[ D0..D7 ]输入引脚的每个上升沿之前很短的时间
FPGA的内部产生CCLK信号。如果BUSY为
断言（高）由FPGA的配置数据必须
被保持到BUSY变低。外部数据源或
外部的下拉电阻，必须使用以使
FPGA的低有效片选（CS或CS_B ）和写
（写或RDWR_B ）信号，使FPGA的
SelectMAP配置过程。
在主动SelectMAP配置接口的时钟由
FPGA的内部振荡器。通常情况下，广泛的
的频率可以被选择用于生成内部
CCLK总是开始于一个缓慢的默认频率。该
FPGA的比特流中包含的配置位，根据其
切换CCLK到一个较高的频率对的余数
主动SelectMAP配置顺序。所需
比特流生成过程中CCLK频率的选择。
配置完成后， SelectMAP端口的引脚可以
作为额外的用户I / O 。或者，该端口可以是
保留使用的持续选择。
FPGA从动SelectMAP （并行）模式
（仅XCFxxP PROM ）
在从SelectMAP模式，字节宽的数据被写入到
的FPGA ，典型地具有一个BUSY标志控制的数据流，
由外部提供的配置时钟同步
（ CCLK ） 。上电后或重新配置， FPGA的模式
选择引脚，用于选择从动SelectMAP
配置模式。配置界面一般
需要一个并行数据总线，一个时钟线，以及两条控制线
（ INIT和DONE ） 。此外， FPGA的片选，写，
和BUSY引脚必须正确控制或监测，
使SelectMAP配置。配置数据是
从PROM字节读取字节的销[ D0..D7 ]访问
通过PROM的内部地址计数器，该计数器是
增加对CCLK的每个有效上升沿。该
比特流数据必须建立在FPGA上的[ D0..D7 ]输入
销所提供的每个上升沿之前很短的时间
DS123 （ v2.11.1 ） 2007年3月30日
产品speci fi cation
www.xilinx.com
13
