HV739DB1
在PCB布局技术
在HV739封装底部的较大的热垫
被连接至V
子
销，以确保它总是具有
最高电位的芯片，在任何条件。 V
子
为
IC的基板的连接。 PCB设计人员需要付出
注意，连接迹线作为输出高电压
和高速跟踪。特别是，低电容的
接地平面和多道间距必须在要施加
这种情况。
这是兼容的高速PCB走线设计实践
用约50至100MHz的运行速度被用于
演示板的PCB布局。在HV739的内部电路
可以在相当高的频率动作，与主速度
限制是负载电容。因为这个高速的
并导致行驶时的高瞬态电流
容性负载，在电源电压的旁路电容并
司机FET的栅极耦合电容应该是
尽量靠近引脚越好。在V
SS
针垫应
具有低电感馈通连接是
直接连接到地平面。在V
DD
, V
PP
, V
PF
,
V
NF
和V
NN
耗材可以借鉴高达快速瞬态电流
到± 3.0A ，所以应该用低阻抗来提供
旁路电容在芯片的管脚。的陶瓷电容器
高达0.22 1.0μF都可以使用。尽量减少走线长度
到接地平面，并且插入铁氧体磁珠在功率
供给引到电容器，以防止谐振，在
电源线。对于那些对敏感应用
抖动和噪声，以及用于使用多个HV739集成电路，插入
V的另一铁氧体磁珠
DD
和解耦每个芯片
单独提供。
要特别注意尽量减少走线长度及使用
苏夫网络cient迹线宽度，以减少电感。表面贴装
组件是高度推荐。由于输出
HV739的高电压功率级的阻抗非常
低，在某些情况下，可能希望添加一个小的值
电阻器串联在输出获得更好的波形
在负载端的完整性。当然，这会，减少
输出电压的变化率，在容性负载的端子。
要注意的寄生耦合的从输出到
HV739的输入信号端子。这种反馈可能会导致
在边缘振荡或虚假的波形形状
信号转换。由于输入与操作信号
下降到1.8V ，甚至小的耦合电压可能会造成
问题。使用固体地平面和良好的动力性和
信号布局的做法会避免这个问题。此外，还要确保
从电容循环接地回路电流
负载不能与普通电感来创建噪声发生反应
电压在输入逻辑电路。
测试集成脉冲发生器
在HV739脉冲演示板应电时
多个实验室直流电源与电流限制功能。
下面的电源电压和电流有限制
被用于在测试： V
PP
= 0到+ 100V 10毫安，V
NN
= 0
至-100V 10毫安，V
DD
= + 12V 20mA时， （V
PP
-V
PF
） = + 12V 20mA时，
(V
NF
-V
NN
） = + 12V的20mA电流。 V
CC
= + 3.3V 5.0毫安为HV739 V
LL
,
不包括用户的逻辑电路。
电源上升的电压供应或向下序列
确保HV739芯片基板V
子
总是在
所有提供给IC的电压的最高电位。
在（V
PP
–V
PF
）和（Ⅴ
NF
–V
NN
）是两个浮动电源
耗材。他们只12V ，但浮动在V
PP
和V
NN
.
的浮动电压可以的范围内进行修整
+ 8.0 + 12V电压来调整输出的上升和下降时间
脉冲最好HD2 。不要超过最大电压
为+ 12V 。在V
PP
和V
NN
是正和负高
电压。它们可以从0变化至+/- 100V最大。
注意：当V
PP
= V
NN
= 0，在V
PF
和V
NF
在相对于所述
接地电压为-12V和+ 12V 。
板上假负载330pF的// 2.5kΩ应该连接
通过焊接跳线高电压脉冲发生器输出
使用示波器的高阻抗探头，以满足当
典型负载条件。为了评估不同的负载
条件下，可以在变更RC的值
该设备的电流和功率的限制。
为了驱动该用户的压电换能器通过电缆，
人们应该正确地匹配输出负载阻抗为
避免电缆和探头重新FL ections 。一个50Ω同轴电缆
值得推荐。同轴电缆端应焊接
向HV
OUT
和GND直接与非常短的引线。如果一个
用户的负载正在被使用，板上假负载应
通过切割小短路铜线断开
在零欧姆电阻器R7，R8， R9或R10焊盘之间。
他们被出厂默认短路。
所有板上测试点设计成与工作
高阻抗探头的示波器。一些探头
可能具有有限的输入电压。当使用探针
在这些高电压测试点，确保V
PP
/V
NN
电压不超过所述探针的限制。使用高
对于机载测试点阻抗示波器探头，
具有短的接地引线与电路板是很重要
接地平面。
预防措施需要被施加到不重叠的逻辑高
控制信号的时间段。否则，永久
损坏设备时可能发生交叉传导
或直通电流超过器件的最大
极限。
2
