位置：首页 > IC型号导航 > 首字符X型号页 > 首字符X的型号第0页 > XQ2V3000-4CF1144M > XQ2V3000-4CF1144M PDF资料 > XQ2V3000-4CF1144M PDF资料3第11页
R
QPro的Virtex -II 1.5V军事QML平台FPGA
LVTTL汇和源电流高达24 mA的电流。趋势/涌流
是可编程的LVTTL和LVCMOS SelectI / O-超
标准（见
表9）。
驱动强度和摆率CON-
trols每个输出驱动器的最小化总线瞬变。为
LVDCI和LVDCI_DV2标准，驱动强度和
摆率控制不可用。
可选的弱保持器电路被连接到每个输出
放。选择时，该电路监测的电压
垫和弱驱动引脚为高电平或低电平。如果引脚所配置
可连接到多源信号，弱管理人持有
在其最后的状态信号，如果所有驱动器被禁用。可维护性
荷兰国际集团以这种方式有效的逻辑电平消除了总线震颤。
上拉或下拉电阻覆盖弱门将税务局局长
CUIT 。
表9 ：
LVTTL和LVCMOS可编程电流（库源）
SelectI / O-超
LVTTL
LVCMOS33
LVCMOS25
LVCMOS18
LVCMOS15
2毫安
2毫安
2毫安
2毫安
2毫安
可编程电流（最差情况下保证最小）
4毫安
4毫安
4毫安
4毫安
4毫安
6毫安
6毫安
6毫安
6毫安
6毫安
8毫安
8毫安
8毫安
8毫安
8毫安
12毫安
12毫安
12毫安
12毫安
12毫安
16毫安
16毫安
16毫安
16毫安
16毫安
24毫安
24毫安
24毫安
不适用
不适用
图7
显示SSTL2 ， SSTL3和HSTL的配置
系统蒸发散。 HSTL可以吸收电流高达48 mA的电流。 （ HSTL IV ）
VCCO
OBUF
钳
二极管
销。当HSWAP_EN为低时，上拉电阻
用户I / O引脚被激活。
所有Virtex - II的IOB支持IEEE 1149.1兼容Bound-
元扫描测试。
输入路径
在Virtex -II IOB输入路径的路由输入信号直接到
内部逻辑电路和/或通过可选的输入触发器或
锁存器，或通过DDR输入寄存器。一个可选的延迟
在存储元件消除的D输入端元件
焊盘到焊盘的保持时间。延迟匹配于内部
在Virtex- II器件的时钟分配延迟，而当
用过的，确保了焊盘与焊盘保持时间为零。
每个输入缓冲器可被配置为符合任何的
低电压信号标准所支持。在一些
这些标准的输入缓冲器利用用户提供的
阈值电压V
REF
。供应V的需要
REF
规定
在其上的标准可以以相同的使用限制
银行。看
I / O银行
下面的说明。
PAD
VREF
VCCAUX = 3.3V
VCCINT = 1.5V
DS031_24_100900
图7：
SSTL和HSTL SelectI / O-超标准
所有垫保护，防止因静电损坏
放电（ESD）和从过电压瞬变。的Virtex-II
设备使用两个存储器单元来控制的结构
一个I / O作为输入。这是为了减少一个I的概率/ O的
分当配置为从翻转到一个输出的输入
投影到一个单一的事件在空间应用干扰（SEU ） 。
在此之前的配置，不涉及的配置所有输出
化被整合到它们的高阻抗状态。该
下拉电阻和弱门将电路inac-
略去。的专用引脚HSWAP_EN控制拉
电阻配置之前。默认情况下， HSWAP_EN是
驱动高，禁用用户的上拉电阻的I / O
输出路径
输出路径包括驱动一个三态输出缓冲器
的输出信号送到垫上。输出和/或所述三态
信号可以被直接从内部路由到缓冲
逻辑或通过输出/三态触发器或锁存器，或
通过DDR输出/ 3 -状态寄存器。
每路输出驱动器可独立编程的
宽范围的低电压信号的标准。在大多数显
naling标准，输出高电压取决于一个
外部提供的V
CCO
电压。供应V的需要
CCO
规定了该标准，可以在使用的限制
同一家银行。看
I / O银行
下面的说明。
I / O银行
某些I /上述O标准要求V
CCO
和V
REF
电压。这些电压外部供电
11
DS122 （ V1.1 ） 2004年1月7日
产品speci fi cation
www.xilinx.com
1-800-255-7778
