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XC886/888CLM
功能说明
3.8.2
时钟管理
该资产组产生从单一微控制器中所需的所有时钟信号
时钟，女
SYS
。系统正常运行期间，在不同的典型的频率
模块如下：
CPU时钟： CCLK ， SCLK = 24 MHz的
快速时钟（由MCAN ） ： FCLK = 24或48兆赫
外设时钟： PCLK = 24 MHz的
闪存接口时钟： CCLK2 = 96 MHz和CCLK = 24 MHz的
此外，不同的时钟频率可以输出到管脚CLKOUT （ P0.0或P0.7 ） 。时钟
输出频率可以进一步由2使用肘节锁定被划分（位TLEN被设置为1 ），则
得到的输出频率具有50 ％的占空比。
图27
示出的时钟分配
该XC886 / 888 。
FCCFG
FCLK
MCAN
CLKREL
PCLK
SCLK
外设
OSC
FOSC
PLL
FSYS =
96MHz
/2
CCLK
CORE
N， P，K
COREL
TLEN
切换
LATCH
CCLK2
FL灰
接口
CLKOUT
COUTS
图27
时钟发生器从步骤f
SYS
数据表
Prelimary
68
V0.1, 2006-02
