集成
电路
系统公司
ICS873033
H
室内运动场
S
撒尿
, ÷4 D
。微分
-
TO
-
3.3V ， 5V LVPECL / ECL
LOCK
G
enerator
50Ω的传输线。匹配阻抗技术
应使用以最大化操作频率和微型
程度降低信号失真。
图5A和5B
显示两个不同的
这些建议仅作为指导布局。其他
合适的时钟布局可能存在，它将被推荐
该电路板设计模拟，以保证兼容性
在所有的印刷电路和时钟组件进程杂物 -
系统蒸发散。
T
发芽FOR
3.3V LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出， gen-
中心提供全方位ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须
用于功能性。这些输出设计用于驱动
3.3V
Z
o
= 50Ω
FOUT
鳍
125Ω
Z
o
= 50Ω
FOUT
125Ω
Z
o
= 50Ω
50Ω
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50Ω
V
CC
- 2V
RTT
鳍
Z
o
= 50Ω
84Ω
84Ω
RTT =
F
IGURE
5A 。 LVPECL
安输出
T
发芽
F
IGURE
5B 。 LVPECL
安输出
T
发芽
T
发芽FOR
5V LVPECL
安输出
本节介绍了5V LVPECL输出的例子端接
化。
图6a
显示终端的标准为5V LVPECL 。
终端要求的50Ω电阻匹配负载拉
低至V
CC
- 2V = 3V时的接收机。
图6b
显示戴维南
等价图6A的。在实际应用中的3V
直流电源不可用，这是走近去甲
马利使用。
5V
5V
5V
PECL
ZO = 50欧姆
+
ZO = 50欧姆
-
PECL
R1
125
R2
125
ZO = 50欧姆
-
PECL
5V
R3
84
PECL
ZO = 50欧姆
+
R4
84
R1
50
3V
R2
50
F
IGURE
6A 。 S
TANDARD
5V PECL
安输出
T
发芽
F
IGURE
6B 。 5V PECL
安输出
T
发芽
E
XAMPLE
873033AM
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10
REV 。一个二〇〇五年十月十九日
