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ICS843002I-41
700MHZ ， FEMTOCLOCKS VCXO BASED SONET / SDH抖动衰减器
终止3.3V LVPECL输出
下面示出的时钟布局拓扑结构是一个典型的终止为
LVPECL输出。提到的两个不同的布局是
建议仅作为指导。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须是
用于功能性。这些输出设计用于驱动50Ω
传输线。匹配阻抗技术应该是
用来最大限度地提高工作频率，并最大限度地减少信号
失真。
图5A和5B
显示两个不同的布局有哪些
建议仅作为指导。其它合适的时钟布局可能会
存在，它会建议电路板设计
模拟，以保证在所有印刷电路兼容性和
时钟组件过程中的变化。
3.3V
Z
o
= 50
125
FOUT
鳍
Z
o
= 50
FOUT
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
Z
o
= 50
84
84
鳍
125
Z
o
= 50
RTT =
图5A 。 3.3V LVPECL输出终端
图5B 。 3.3V LVPECL输出终端
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
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ICS843002AKI - 41 REV 。一2007年10月25日
