YSS932
引脚功能
号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
名字
TESTXI
TESTXO
VDD2
XO
XI
TESTMS
TESTXEN
IPORT0
IPORT1
IPORT2
IPORT3
IPORT4
DDIN0
DDIN1
DDIN2
DDIN3
VSS
CPO
AVDD
DIRPCO
DIRPRO
AVSS
TESTBRK
TESTR1
TESTR2
VDD1
SDWCKI0
SDBCKI0
/ SDBCKO
可持续发展影响评价
SDOA2
SDOA1
SDOA0
SDIB3
SDIB2
SDIB1
SDIB0
VSS
VDD2
DIRSDO
DIRWCK
DIRBCK
DIRMCK
ERR / BS
SYNC / U
FS128/C
DBL / V
SDWCKI1
SDBCKI1
VSS
SDOB3
SDOB2
SDOB1
SDOB0
VDD1
I / O
I
O
-
O
I
I+
I+
I+
I+
I+
I+
I+
Is
Is
Is
Is
-
A
-
A
A
-
I+
I+
I+
-
I+
I+
O
I
O
O
O
I+
I+
I+
I+
-
-
O
O
O
O
O
O
O
O
I+
I+
-
O
O
O
O
-
功能
LSI测试引脚（必须连接到VSS ）
LSI测试针（为打开）
+ 2.5V电源（用于内部核心逻辑）
晶体振荡器连接
晶体振荡器连接（ 24.576MHz的）
LSI测试针（为打开）
LSI测试针（为打开）
通用输入端口
通用输入端口
通用输入端口
通用输入端口
通用输入端口
DIR ：数字音频接口数据输入0
DIR ：数字音频接口数据输入1 /通用输入端口
DIR ：数字音频接口数据输入2 /通用输入端口
DIR ：数字音频接口数据输入3 /通用输入端口
地
PLL过滤器连接
+ 3.3V电源（用于DIR块）
DIR ： PLL滤波器连接
DIR ： PLL滤波器连接
接地（用于DIR块）
LSI测试针（为打开）
在DSP模块的初始清除输入锁相环
LSI测试针（为打开）
+ 3.3V电源（用于I / O）
字时钟输入SDIA ， SDOA ， SDIB ， SDOB
位时钟输入SDIA ， SDOA ， SDIB ， SDOB
DIRBCK或SDBCKI0的逆时钟输出
输入比特流或PCM数据到主DSP
从主DSP输出PCM数据（C ， LFE ）
从主DSP输出PCM数据（ LS ， RS ）
从主DSP输出PCM数据（ L，R ）
PCM数据输入3次DSP
PCM数据输入2次DSP
PCM数据输入1到DSP子
PCM数据输入0至DSP子
地
+ 2.5V电源（用于内部核心逻辑）
从DIR流或PCM数据输出
DIR ：串行数据字时钟（ FS ）输出
DIR ：串行数据位时钟（ 64fs的）输出
DIR ：串行数据主时钟（ 256fs或128fs ）输出
DIR ：数据错误检测/块开始输出
DIR ：串行数据的同步定时/用户数据输出
DIR ：串行数据主时钟128fs /通道状态输出
DIR ：双率锁定检测/有效性标志输出
字时钟输入SDIB ， SDOB
位时钟输入SDIB ， SDOB
地
从子DSP输出的PCM数据
从子DSP输出的PCM数据
从子DSP输出的PCM数据
从子DSP输出的PCM数据
+ 3.3V电源（用于I / O）
5
