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CYP15G0401DXB
CYV15G0401DXB
CYW15G0401DXB
串行输出驱动器
串行接口输出驱动器采用高性能
差分CML （电流模式逻辑）提供
对于传输线源匹配的驱动程序。这些
串口驱动程序接收来自发送移位器的数据。这些
有输出信号摆幅相当于标准
PECL驱动程序，并且能够驱动交流耦合的光
模块或传输线。要acheive OBSAI RP3
合规性，串行输出驱动器必须采用交流耦合到
传输介质。
当配置为本地环回（ LPEN = HIGH ） ，所有
启用串行驱动程序被配置来驱动静态differ-
无穷区间逻辑1 。
每个串口驱动程序，可启用或禁用单独
通过BOE [ 7：0]输入，由OELE作为受控
闩锁使能信号。当OELE为高电平时，信号呈现
在京东方[ 7 ： 0 ]输入通过串口输出传递
使能锁存器来控制串口驱动程序。京东方[ 7 ： 0 ]输入
与特定OUTxy ±驱动程序列在相关联
表10 。
当OELE为HIGH和BOE [X]为高电平时，相关的
串行驱动器被启用。当OELE为高和京东方[X]是
低，相关的串口驱动程序被禁用，并且在内部
断电。如果两个串行驱动程序为一个信道都在此
禁用状态，该通道相关的内部逻辑
同时断电。当OELE返回低电平，值
本上BOE [ 7：0]输入被锁存在输出
使能锁存器，并一直保持到OELE返回到HIGH
使所述闩锁。器件复位（ TRSTZ采样为低电平）清除
该锁存器，并禁用所有的串口驱动程序。
表10.输出使能， BIST和接收通道
使能信号地图
产量
控制
（ OELE ）
OUTD2±
OUTD1±
OUTC2±
OUTC1±
OUTB2±
OUTB1±
OUTA2±
OUTA1±
BIST
通道
启用
（ BISTLE ）
发送
接收
发送C
接收
发送B
接收B
发送
收到
接收PLL
通道
启用
（ RXLE ）
X
接收
X
接收
X
接收B
X
收到
乘法器（由TXRATE控制） ，并通过在水平
SPDSEL输入。
当TXRATE = HIGH （半速率REFCLK ） ， TXCKSEL =
高或MID （ TXCLKx或TXCLKA选择时钟输入
寄存器）的操作无效模式。
SPDSEL是静态的三电平选择
[5]
（三元）输入端，
选择的三种工作范围中的一个为串行数据
输出和输入。操作串行信号速率和
的REFCLK频率的允许范围都列在
表11 。
表11.运行速度的设置
REFCLK
频率
（兆赫）
版权所有
19.5–40
20–40
40–80
40–75
80–150
信号
率（ M波特）
195–400
400–800
800–1500
（ 800-1540为
CYW15G0401
DXB ）
SPDSEL
低
MID （开放）
高
TXRATE
1
0
1
0
1
0
该REFCLK ±输入是差分输入，每个输入接口
应受偏置到1.4V 。如果REFCLK +输入被连接到一个
TTL ， LVTTL ， LVCMOS或时钟源， REFCLK-可留
浮动，并将其传递时，输入信号被识别
通过内部偏置基准点。
当两个REFCLK +和REFCLK-输入是
连接，时钟源必须是一个差分时钟。这
可以是一个差分LVPECL时钟是直流或
交流耦合，或差分LVTTL或LVCMOS时钟。
由REFCLK-输入连接到外部电压
源或电阻分压器，也可以调整
该REFCLK +输入备用逻辑电平的参考点。
当这样做时，必须确保该输入differ-
无穷区间交叉点保持在参数范围内
由输入的支持。
CYP(V)(W)15G0401DXB
串行线路接收器
两个差动线路接收器， INx1 ±和INx2 ± ，是
可每个通道接受串行数据流上。
通道上的主动串行线路接收器是采用精选
相关INSELx输入。串行线路接收器输入
是差分的，并能容纳电线配线和
过滤损失或传输线衰减大于
16分贝。正常工作时，这些输入应接受
至少有六信号
差异
> 100毫伏，或200毫伏峰对峰的
差。每个线路接收器可以是直流或交流耦合到
+ 3.3V供电的光纤接口模块（任何ECL / PECL
家庭，不限于100K的PECL ）或交流耦合到+ 5V
有源光模块。的共模公差
这些线路接收器兼容多种信号
终止电压。每个接收器提供内部
直流恢复，因此，对接收器的共模的中心
范围，为交流耦合信号。
本地环回输入（ LPEN ）允许串行发送数据
在内部路由回时钟和数据恢复
电路与每个信道相关联。当配置为
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京东方
输入
BOE[7]
BOE[6]
BOE[5]
BOE[4]
BOE[3]
BOE[2]
BOE[1]
BOE[0]
接收数据路径
注意：
当所有的传输通道都被禁止（即，无论是
在所有通道禁止输出）和通道被重新恩
体健，对串行驱动程序中的数据可能不能满足所有的时序
规格为多达200个
s.
发射PLL时钟乘法器
发射PLL时钟乘法器接受一个字符率或
半字速率的外部时钟的REFCLK输入，并
倍数的时钟由10或20 （如选择TXRATE ）到
生成的位速率时钟用于通过发送移位寄存器使用。这也
提供了用于通过发射路径的字符速率时钟。
这个时钟倍频PLL可以接受之间的REFCLK输入
20兆赫和150兆赫（ 19.5兆赫和154兆赫的
CYW15G0401DXB ） ，但是，这种时钟范围受
色素P450 （Ⅴ）的操作模式（W）的15G0401DXB时钟
文件编号： 38-02002牧师* L
