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CYP15G0401DXB
CYV15G0401DXB
CYW15G0401DXB
引脚说明
（续）
CYP(V)(W)15G0401DXB
四路的HOTLink II收发器
引脚名称
主
I / O特性
信号说明
LVTTL输入，
主设备选择。
低时，本装置配置为主，
静态配置的输入，并BONDST [1：0 ]输出被驱动。当高电平时，本装置被配置
内部下拉
作为一个奴隶， BONDST [ 1 ：0]输入。法师是唯一的解释时，
配置为四通道绑定，并接收并行接口的时钟由
REFCLK ↑ 。
双向漏极开路，
所有通道保税指标。
高电平有效，有线。 BOND_ALL销所有
内部上拉
在同一个域结合CYP （ V） 15G0401DXB设备必须连接在一起。后
结合解决完成和HIGH的时候，所有的接收通道都检测到有效
取景。在贴合解析过程，该输出将是低电平。这个输出被驱动
仅当配置为4的信道绑定，并且接收并行接口是
通过REFCLK ↑主频。
LVTTL输入，
平行邦德禁止。
低电平有效。当有效（低电平）时，该信号抑制
静态配置的输入，调整的所有字符偏移接收通道，如果绑定序列具有
内部上拉
不
在所有绑定的信道被检测到。当HIGH ，有所有频道
检测到的绑定序列被允许调整其接收弹性缓冲器
管线。对于任何渠道，债券，所选择的主通道必须是成员
该组。当多个设备一起使用时，对所有的BOND_INH输入
部件必须配置相同。
LVTTL输入，
内部上拉
LVTTL输入，
内部下拉
三态
LVTTL输出
测试模式选择。
用于控制访问JTAG测试模式。如果维持高
为
≥5
TCLK周期中， JTAG测试控制器复位。 TAP控制器也被重置
当施加力到所述设备自动进行。
JTAG测试时钟
测试数据输出。
这是高阻抗，而JTAG测试模式不是JTAG数据输出缓冲器
选择。
BOND_ALL
BOND_INH
JTAG接口
TMS
TCLK
TDO
TDI
动力
V
CC
GND
LVTTL输入，内部上拉
测试数据。
JTAG的数据输入端口。
+ 3.3V电源
信号和电源地对所有内部电路。
CYP(V)(W)15G0401DXB
的HOTLink II操作
该CYP （ V） （ W） 15G0401DXB是一个高度可配置的设备
设计为支持大量数据的可靠传输，
使用高速串行链路，从一个或多个源到
的一个或多个目的地。该设备支持4
单字节或单字符信道可以是
相结合，支持更广泛的总线传输。
CYP(V)(W)15G0401DXB
传输数据路径
操作模式
色素P450 （Ⅴ）的发送路径（W）的15G0401DXB支撑
四个字符的宽数据路径。路径中使用这些数据
多种工作模式由TXMODE如[1： 0]
输入。
输入寄存器
在输入寄存器的位每通道支持
不同任务的基础上，如果字符是未编码，
编码有两个控制位，或编码有三个控制
位。这些分配示于
表1中。
每个输入
注册捕获至少八个数据位和两个控制
位在每个输入时钟周期。当编码器被旁路，
该TXCTx [1：0 ]控制位，是预先编码的10位的部分
字符。
当启用了编码器（ TXMODE [ 1 ]
≠
LOW ）时，
TXCTx [1：0 ]位以及相关的解释
TXDx [7：0 ]的字符，以产生特定的10位反
任务角色。当TXMODE [ 0 ]
≠
高，额外的
特殊字符选择（ SCSEL ）输入，也捕获并
解释。这SCSEL输入用于修改编码
的相关人物。当发送输入
寄存器的时钟频率由一个共同的时钟（ TXCLKA ↑或
REFCLK ↑） ，这SCSEL输入可以在改变
时钟由时钟基础上，对所有四个通道。
当每个发射一个单独的输入时钟操作
道，这SCSEL输入进行采样同步
TXCLKA ↑ 。而在SCSEL值仍然会影响所有通道，
它被解释当含有它的字符被从读
发送相位对齐缓冲区（其中四个路径都互
应受时钟同步） 。
文件编号： 38-02002牧师* L
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