第17章电气特性
17.1.5.2时钟关系
周期
1
2
3
4
MasterClock
CPUCLK
（内部信号）
GBUSCLK
（内部信号）
的SysAD驱动
D
t
DO
D
D
D
的SysAD
收到
t
DS
D
D
D
D
t
DH
17.1.5.3系统接口时序
MasterClock
GBUSCLK
（内部信号）
t
DO
的SysAD
SysCmd
t
DO
ValidOut * ，
发行*
Validln * ，
ExtRqst * ，
WrRdy * ，
RdRdy * ，
整型[5： 0] * ， NMI *
t
DS
t
DH
有效
输入
有效的输出
t
DS
t
DH
有效输入
t
DH
17-4
