24LC41A
表1-2：交流特性（ DDC显示器和微控制器接入端口）
DDC监视器端口（双向模式）和微控制器访问端口
标准模式
参数
符号
民
时钟频率（ DSCL和
F
CLK
元富）
时钟高电平时间（ DSCL和
T
高
元富）
时钟低电平时间（ DSCL和
T
低
元富）
DSCL ， DSDA ，元富&
T
R
MSDA上升时间
DSCL ， DSDA ，元富&
T
F
MSDA下降时间
START条件保持时间
T
HD
:
STA
启动条件建立时间
数据输入保持时间
数据输入建立时间
停止条件的建立时间
时钟输出有效
总线空闲时间
T
SU
:
STA
T
HD
:
DAT
T
SU
:
DAT
T
SU
:
申通快递
T
AA
T
BUF
—
4000
4700
—
—
4000
4700
0
250
4000
—
4700
最大
100
—
—
1000
300
—
—
—
—
—
3500
—
VCC = 4.5 - 5.5V
快速模式
民
—
600
1300
—
—
600
600
0
100
600
—
1300
最大
400
—
—
300
300
—
—
—
—
—
900
—
千赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
（注1 ）
（注1 ）
在此期限之后的第一个时钟
产生的脉冲
仅与重复
启动条件
（注2 ）
单位
备注
输出下降时间从V
IH
分钟到V
IL
最大
输入滤波器尖峰suppres-
锡永（ DSCL ， DSDA ，元富
& MSDA引脚）
写周期时间
耐力
T
OF
T
SP
—
—
250
50
20 + .1
C
B
—
250
50
ns
ns
（注2 ）
时间总线必须是自由的
新传输之前
可以启动
（注1 ） ，
C
B
≤
100 pF的
（注3）
T
WR
—
—
1M
10
—
—
1M
10
—
ms
字节和页模式
周期25 ° C， VCC = 5.0V ，块模式
（注4 ）
DDC监视器端口发送- only模式下的参数
输出VCLK有效
T
VAA
—
2000
—
1000
ns
4000
—
600
—
ns
VCLK高时间
T
VHIGH
VCLK低电平时间
T
VLOW
4700
—
1300
—
ns
VCLK建立时间
T
VHST
0
—
0
—
ns
4000
—
600
—
ns
VCLK保持时间
T
SPVL
模式转变时
T
VHZ
—
500
—
500
ns
发射只有电
T
VPU
0
—
0
—
ns
时间
—
100
—
100
ns
输入滤波器穗
T
SPV
抑制（ VCLK引脚）
注1 ：
未经100％测试。
B
=在pF的总线上的总电容。
2:
作为发送器，器件必须提供内部最小延迟时间，以弥补理解过程把网络定义区域
（最低300纳秒） DSCL或元富的下降沿，以避免产生意外的启动或停止的
条件。
3:
合并牛逼
SP
和V
HYS
规格是由于新的施密特触发器输入，提供改进
噪声和尖峰脉冲抑制。这省去了为T
I
特定网络阳离子标准操作。
4:
该参数没有进行测试，但性能可以保证。对于一个具体的估计耐用
应用程序，请参阅可从www.microchip.com获得了Total Endurance模型。
2003 Microchip的技术公司
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