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DS80C400网络微控制器
大多数的应用，但应考虑时，必须始终保持正确的操作。对于这些应用，它可以是
理想的是使用一个更精确的外部复位。
注3 ：
而规格为V
PFW3
和V
RST3
重叠，硬件的设计使得它使得这是不可能的。在范围
定，在这两个电压之间的保证分离。
注4 ：
与XTAL1 ，V 75MHz的时钟源电流测量
CC3
= 3.6V, V
CC1
= 2.0V,
EA
和RST = 0V ，端口0 = V
CC3
，所有其他引脚
断开。
注5 ：
而规格为V
PFW1
和V
RST1
重叠，硬件的设计使得它使得这是不可能的。在范围
定，会出现这两个电压之间的有保证的分离。
注6 ：
某些引脚具有较强的驱动能力时使用，以解决外部存储器。这些销和相关联的存储器
接口功能（在括号中）如下：端口3.6-3.7 （WR ，
RD）
端口4 （ CE0-3 ， A16 - A19 ） ，港口5.4-5.7 （ PCE0-3 ） ，港口6.0-6.5
（ CE4-7 ， A20 ， A21 ） ，端口7 （解复用模式A0 - A7 ） 。
注7 ：
这种测量方法反映了I / O上拉状态太弱，仍然存在以下的瞬间强烈的0到1端口引脚驱动器（V
OH2
） 。该I / O
引脚状态可以通过应用RST = V实现
CC3.
注8 ：
在测量过程中体现一个0到1的I / O模式转换的瞬间强大的端口引脚驱动。在此期间，一个单触发器
电路驱动的硬盘为两个时钟周期的端口。弱上拉器件（V
OH1
）仍然有效继强大的双时钟周期
驾驶。如果一个端口4或6引脚功能在存储器模式为0引脚状态和SFR位包含一个1 ，改变了针对一个I / O的
模式（通过写P4CNT ，例如）不使两个周期的强上拉。
注9 ：
P3口3.6 （ WR ）和3.7 （ RD）具有比普通驱动器上拉强只有一个下面的过渡系统时钟周期
或
WR
or
RD
从0到1 。
注10 ：
这是从外部电路以保持在一个I / O引脚上的逻辑低电平所需的电流而相应的端口锁存器置位以
1.这是必需的，以仅在当前
HOLD
低电平;从1变为0上的I / O引脚也必须克服过渡
电流。
注11 ：
继0到1单次超时，当被拉到I / O模式转型的源端口的电流下降到外部。它达到一个
最大约为2V 。
注12 ：
在外部寻址模式中，弱锁存器用于保持销，直到这样的时间上之前的驱动状态下的端口
0管脚由外部存储器源驱动。
注13 ：
在OW销在V （当被配置为输出一个1）
IN
= 5.5V,
EA ， MUX ，
和所有的MII输入（ TXCLK ， RXCLK ， RX_DV ， RX_ER ， RXD [ 3：0] ，
CRS ， COL ， MDIO ）在V
IN
= 3.6V.
AC电气特性（复用的地址/数据总线）
（注1 ）
(V
CC3
= 3.0V至3.6V ，V
CC1
= 1.8V ±10 ％ ，T
A
= -40 ° C至+ 85°C ）。
参数
外部晶振频率
时钟Mutliplier 2x模式
时钟倍频4x模式
外部时钟振荡器频率
时钟Mutliplier 2x模式
时钟倍频4x模式
ALE脉冲宽度
端口0指令地址有效到ALE低
地址保持ALE低后
ALE低到有效指令
ALE低
PSEN
低
PSEN
脉冲宽度
PSEN
低到有效指令
输入指令后保持
PSEN
输入指令后浮
PSEN
P0口的地址为有效指令
端口2 ， 4 ， 6地址或端口4 CE为有效
指令
PSEN
低到地址浮
符号
1 / t
CLK
75MHz
民
最大
可变时钟
民
最大
4
40
16
37.5
11
18.75
DC
75
16
37.5
11
18.75
t
CLCL
+ t
CHCl 3
- 5
t
CHCl 3
- 5
t
CLCH
- 2
2t
CLCL
+ t
CLCH
- 19
t
CLCH
- 3
2t
CLCL
- 5
2t
CLCL
-17
0
t
CLCL
- 5
3t
CLCL
- 19
3t
CLCL
+ t
CLCH
- 19
0
单位
兆赫
1 / t
CLK
15.0
1.7
4.7
14.3
3.7
21.7
9.7
0
8.3
21.0
27.7
0
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
LHLL
t
AVLL
t
LLAX
t
LLIV
t
LLPL
t
PLPH
t
PLIV
t
PXIX
t
AVIV0
t
AVIV2
t
PLAZ
注1 ：
规格为-40 ° C的设计，而不是生产测试保证。
注2 ：
所有参数均适用于商用和工业温度的操作，除非另有说明。
注3 ：
t
CLCL
, t
CLCH
, t
CHCl 3
与内部系统时钟相关，并且与外部时钟（叔时间周期
CLK
）中所定义的
外部时钟振荡器（ XTAL1 ）特性
表。
注4 ：
该预先计算75MHz的最小值/最大值的定时规范假设一个确切的占空比为50％ 。
注5 ：
所有保证与80pF的除外端口0 ，端口2的负载电容的信号，
ALE ， PSEN ， RD ，
和
WR
100pF电容。下列信号，
当配置为内存接口，还有一个特点100pF电容负载：端口4 （ CE0-3 ， A16 - A19 ） ，港口5.4-5.7 （
PCE0-3),
港口6.0-6.5 （ CE4-7 ， A20 ， A21 ） ，端口7 （解复用模式A0 - A7 ） 。
注6 ：
对于高频操作时，特别要注意的接口存储器器件的浮倍，以避免总线
争。
注7 ：
在时序图引用的XTAL ， XTAL1或CLK信号来帮助确定事件的相对发生，而不是
determing绝对信号的定时相对于所述外部时钟。
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