Si5010
4.功能描述
该Si5010利用锁相环（PLL），以
恢复的时钟同步于输入数据流。
此时钟用来重新定时的数据，并且两个所述
恢复的时钟与数据输出同步地经由
电流模式逻辑（CML ）的驱动程序。最佳的抖动
通过使用Silicon Laboratories公司获得的性能
DSPLL
技术消除噪音的切入点
引起外部PLL滤波器元件。
所需的数据速率。该RATESEL配置和
相关联的数据传输速率列于表7中。
表7.数据速率配置
RATESEL
SONET / SDH的
0
1
622.08 Mbps的
155.52 Mbps的
4.1.
DSPLL
4.4 。参考时钟检测
该Si5010 CDR需要一个外部参考时钟
施加到REFCLK输入为正常设备
操作。当REFCLK缺席， LOL报警器会
总是被置位，当它已经确定
不存在活动的REFCLK ，表示锁定状态
PLL的是未知的。此外，该Si5010使用
参考时钟居中VCO的工作频率
使时钟和数据都能从输入中回收
数据流。 VCO的工作的整数倍
的REFCLK频率。 （请参阅“锁定检测”部分。 ）
设备将自我配置为操作中的一个
三个参考时钟频率。这消除了
需要在外部进行配置以与操作设备
具体参考时钟。该REFCLK频率
应该是19.44兆赫， 77.76兆赫，或155.52 MHz的带
±100 ppm的频率精度。
锁相环结构（在"3.典型应用如图
Schematic" 9页）上采用了Silicon Laboratories的
DSPLL技术消除了对外部
在传统的PLL中环路滤波器元件
实现。这是通过使用一个数字实现
信号处理（DSP）算法，以取代环
过滤常用的模拟PLL的设计中。这
算法处理所述相位检测误差项和
产生一个数字控制值来调整频率
压控振荡器（VCO ）组成。因为
外部环路滤波器元件不是必需的，
敏感的噪声进入点被消除，从而使
在DSPLL不易受电路板级噪声
源，使SONET / SDH抖动合规
难以实现。
4.2 。 PLL自校准
该Si5020实现了最佳的抖动性能
使用自校准电路设置环路增益
在DSPLL内的参数。对于自校准
电路正常工作，在电源电压
当校准时必须超过2.25 V 。为了获得最好的
性能，用户应该强制进行自校准
一旦供应量稳定上电。
自校准可以通过强制启动
高至低跳变的断电控制输入，
PWRDN / CAL ，而一个有效的参考时钟提供
到REFCLK输入。该PWRDN / CAL输入应该是
高举至少1
s
转换至低前
保证一个自校准。几个应用电路
可能被用于启动电自校准
在Silicon Laboratories的应用笔记提供
“ AN42 ：控制DSPLL自校准的
Si5020 /五千○十分之五千○一十八CDR设备和Si531x时钟
乘法器/再生设备“ 。
4.5 。锁定检测
该Si5010提供了锁定检测电路，用于指示
是否PLL已与实现频率锁定
输入的数据。该电路比较的频率
所恢复的时钟与分压后的版本
频率应用的参考时钟（ REFCLK ）的。如果
从该的再生时钟频率偏离
通过在表4中规定的数额参考时钟
第7页，PLL被宣告失锁，并且
亏损的锁（ LOL ）引脚置为高电平。在这种状态下，
PLL会定期尝试与重新获取锁
输入的数据流。在重捕时，
恢复的时钟漂移可以在± 600 ppm范围内
相对于所施加的基准时钟，并LOL的
报警输出可切换至PLL重新获得
频率锁定。由于低噪声和稳定性
DSPLL ，其中，数据被从中删除的条件下
输入端，存在这样的可能性，以使PLL不会
漂移足以呈现出锁定的状态。
如果REFCLK被删除， LOL输出报警将始终
当它已经确定被断言没有
活性上存在的REFCLK ，表示频率锁定
PLL的状态未知。
注意：
LOL中PWRDN / CAL是不是有效。
4.3 。多速率操作
该Si5010支持时钟和数据恢复
OC- 12/3和STM -4/1的数据流。
多速率操作是通过配置来实现
器到VCO的输出进行分压的
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修订版1.3
