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Spartan-3系列FPGA系列：功能描述
表11：
嵌入式乘法器原语描述
信号
名字
A[17:0]
B[17:0]
P[35:0]
CLK
CE
RST
方向
输入
输入
产量
输入
输入
输入
功能
将一个18位的被乘数这些输入。该MULT18X18S原始需要一个建立时间
前CLK的使能上升沿。
适用于其他18位被乘数这些输入。该MULT18X18S基本要求的设置
CLK的启用上升沿之前的时间。
P总线上的输出是被乘数A和B的36位产品中的情况下
MULT18X18S原始的，已启用的CLK上升沿更新P总线。
CLK为仅一个输入到MULT18X18S原语。施加到这个输入时，该时钟信号
由CE激活，更新驱动P总线输出寄存器。
CE是唯一的一个输入MULT18X18S原语。启用CLK信号。主张此输入
使CLK信号来更新P总线。
RST是唯一的一个输入MULT18X18S原语。主张此输入复位输出寄存器
在启用的， CLK上升沿，迫使P总线为全零。
注意事项：
1.控制信号CLK ，CE和RST具有相反极性的选择。
数字时钟管理器（ DCM ）
Spartan-3器件提供灵活的，完全的控制权
时钟频率，相位偏移和歪斜通过使用
DCM的功能。为了实现这一点，在DCM中使用了
延迟锁定环（DLL ） ，是一个完全数字式控制系统，其
使用反馈来保持与时钟信号的特性
高的精确度，尽管在能操作的正常变化
级温度和电压。本节提供了一个充满乐趣
在DCM的damental描述。欲了解更多信息，
SEE
XAPP462
:
使用数字时钟管理器（DCM ）
Spartan-3系列FPGA中。
在Spartan-3系列中的每个成员有四个DCM的，
除了最小的XC3S50 ，其中有两个DCM 。
在DCM中位于最外块的端部
RAM的列（多个） 。看
图1
模块1 ：
介绍
和订购信息。
数字时钟管理器
放置在一个设计为“ DCM ”原始。
在DCM支持三大功能：
时钟偏移消除：
时钟歪斜介绍
何种程度上的时钟信号可在正常
的情况下，偏离零相位对准。它
当路径延迟的细微差别导致发生
时钟信号，以在不同的点上的模具内，到达
不同的时间。此时钟偏差可以增加的建立
和保持时间的要求，以及时钟到了
时间，这可能是不希望在应用中
在高频率下操作，计时时是至关重要的。
将DCM可以消除时钟脉冲相位差，对齐输出
时钟信号，它与其他版本的生成
该反馈时钟信号。其结果是，这两个时钟
信号建立一个零相位关系。这
有效地消除了时钟分配延迟了
可以位于信号路径从时钟输出主导
的DCM它的反馈输入。
频率合成：
具有输入时钟
信号时， DCM可以产生多种不同的
输出时钟的频率。这是通过
无论是乘法和/或划分的频率
由任意多个不同的因素，输入时钟信号。
移相：
在DCM提供了转移的能力
的所有其输出的时钟信号相对于所述相
其输入端的时钟信号。
DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
www.xilinx.com
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