Spartan-3系列FPGA系列：功能描述
从串行模式通过将<111>到
模式引脚（ M0，M1和M2） 。在模式引脚上拉
使得从串行的默认模式，如果这些引脚
悬空。
R
主串行模式
在主串行模式下， CCLK引脚是输出引脚。该
FPGA的只是对PROM中的在右边的
图20
被设置为
掌握串行模式。它是驱动组态FPGA的
在CCLK引脚为赛灵思串行PROM口粮时钟，
依次馈送串行比特数据在DIN输入。该FPGA
接受每上升CCLK沿此数据。后
FPGA已被加载时，数据用于在下一设备
菊花链的下跌后呈现在DOUT引脚
CCLK边缘。
该接口是相同的从串行只是一个跨
内部振荡器用于产生配置时钟
（ CCLK ） 。可被选择用于宽范围的频率
CCLK总是开始于6 MHz的默认频率。
配置位然后切换CCLK到更高频率
该结构的剩余部分。
控制数据的流动。外部源提供
8位宽的数据， CCLK ，低有效的片选（ CS_B ）
信号和低有效的写信号（ RDWR_B ） 。如果BUSY
有效（高）由FPGA ，数据必须被保持到
BUSY变低。数据也可以使用从读
并行模式。如果RDWR_B被声明时，配置数据是
读出了FPGA作为回读操作的一部分。
配置完成后，就可以使用任意的Multipur-的
造成引脚（ DIN / D0 - D7 ， DOUT / BUSY ， INITB ， CS_B和
RDWR_B ）作为用户I / O 。要做到这一点，只需设置在BitGen
选项
PERSIST
to
No
并指定所需的信号到多
使用Xilinx开发宗旨配置引脚
软件。可替换地，也能够继续使用
配置端口（例如，所有的配置引脚连在一起）
在用户模式下操作时。这是通过
设置
PERSIST
选项
是。
多个FPGA可以使用从并行配置
模式并可以使启动同时进行。
图21
示出了设备的连接。要配置mul-
在这种方式tiple设备，电线个体的CCLK ，数据
RDWR_B ，并在平行的所有设备的BUSY引脚。该
各个设备由拉高单独装
依次在每个设备的CS_B引脚和写入适当的
数据。
从并行模式
并行模式支持最快的配置。
字节宽的数据被写入到FPGA用BUSY标志
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DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
