Spartan-3系列FPGA的1.2V系列：功能描述。
R
2.5V
3.3V
2.5V
V
CCO
银行4 & 5
V
CCAUX
V
CCO
V
CC
V
CCJ
DATA [ 0：7]
CCLK
V
CCINT
1.2V
Spartan-3
主
D[0:7]
CCLK
2.5V
所有
4.7K
PROG_B
DONE
INIT_B
RDWR_B
CS_B
GND
平台的Flash
舞会
XCFxxP
CF
CE
OE /复位
GND
DS099_25_041103
注意事项：
1.有使用DONE线两种方式。首先，可以设置在BitGen选项DriveDone到"Yes"
仅在过去的FPGA来在上面所示的链构造（或为单个FPGA作为可
的情况下） 。这使得DONE引脚驱动高;因此，没有上拉电阻是必要的。 DriveDone
设为"No"为在链中的其余的FPGA。第二， DriveDone可以设置为"No"所有
FPGA中。然后，所有做线是漏极开路，并要求以灰色显示的上拉电阻。在大多数
情况下， 3.3KΩ之间的值，以4.7KΩ就足够了。然而，当使用同步DONE
具有悠久的FPGA链，累计电容可能需要更低的电阻值（例如
降至330Ω ） ，以确保在一个时钟周期的上升时间。
图22 ：
连接图主并行配置
主并行模式
在这种模式下，该设备被配置成字节宽上的CCLK的
由FPGA提供。时间就是类似于从并行
除了使用CCLK的模式由FPGA提供。该
设备的连接示于
图22 。
配置顺序
的Spartan-3器件的配置是一个三阶段的亲
上电复位或断言后发生塞斯
PROG_B 。在V POR后出现
CCINT
, V
CCAUX
和V
CCO
央行4物资已经达到各自的最大
输入阈值电平（见
表7
在模块3 ：
DC和
开关特性） 。
上电复位后，在三阶段
过程开始。
首先，在配置存储器中被清除。接着，连续的
成形的数据被加载到存储器中，并且最后将
逻辑是由一个起动处理激活。对于流程图
串行和并行模式的配置顺序
示于
图23 。
为Bound-的流程图
元扫描配置顺序出现在
图24 。
边界扫描（ JTAG ）模式
在边界扫描模式，专用引脚用于CON-
搞清楚了FPGA 。配置被完全完成
通过IEEE 1149.1测试访问端口（TAP） 。 FPGA
采用边界扫描模式配置符合
与IEEE 1149.1-1993标准和新的IEEE
1532标准在系统配置（ ISC ）的设备。
通过边界扫描端口的配置始终是
可用的，独立模式选择的。选择
边界扫描模式简单地关闭其他模式。
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1-800-255-7778
DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
