R
Spartan-3系列FPGA的1.2V系列：功能描述。
表9 ：
块RAM端口信号
（续）
信号
描述
数据输出
公共汽车
端口A
信号
名字
DOA
端口B
信号
名字
DOB
方向
产量
功能
发生基本的数据访问，每当我们处于非活动状态。在DO
输出镜像存储在被寻址的存储器中的数据
位置。
与我们所称的数据访问也是可能的，如果所述一个
下面的两个属性选择： WRITE_FIRST访问
在写数据之前发生。 READ_FIRST访问数据
后写操作。
第三个属性， NO_CHANGE ，锁定后的DO输出
我们的主张。
它可以配置一个端口的总的数据路径宽度（w）为
1，2， 4，9， 18或36比特。这种选择既适用于DI和
DO路径。请参阅DI信号说明。
奇偶校验数据
输出（S ）
DOPA
DOPB
产量
奇偶输入表示包含在数据输入中的附加位
路径，以支持错误检测。奇偶校验比特的个数"p"
包括在去离子（相同的溶解氧总线）依赖于一个端口的
总数据路径宽度（w） 。看
表10 。
当EN置在一起，这使得输入文字
的数据到RAM中。在这种情况下，数据访问属性
WRITE_FIRST ， READ_FIRST或NO_CHANGE确定
如何更新数据的DO输出。看到DO信号
说明。
当我们处于非活动状态与EN断言，读操作仍
可能。在这种情况下，透明锁存器的数据传递
寻址存储单元中的DO输出。
写使能
WEA
WEB
输入
时钟使能
ENA
ENB
输入
当断言，此输入使CLK信号
同步块RAM功能如下：数据的写入
在DI输入（当WE也有效） ，数据的更新
在DO的输出以及溶解氧的设置/复位
输出锁存器。
当拉高，上述功能将被禁用。
当断言，该引脚强制DO输出锁存器的值
该SRVAL属性被设置为。在一个置位/复位操作
具有端口上的其它端口运行没有影响，也不会
扰乱内存的数据内容。它被同步到
CLK信号。
这个输入接受时钟信号到读写
操作是同步的。所有相关的端口输入是
满足建立时间相对于时钟信号的要求
活跃的边缘。经过一个时钟到输出的数据输出总线响应
延迟参考时钟信号的触发沿。
块RAM自动执行总线匹配功能。
当数据被写入到具有窄总线端口，然后读
从具有宽总线端口，后者口岸将有效
结合“窄”字，形成“广”字。同样，
当数据被写入到具有宽总线端口，然后读
从一个狭窄的总线接口，后者口岸将划分
置位/复位
SSRA
SSRB
输入
时钟
CLKA
CLKB
输入
端口宽高比
对一个给定的端口，也可以选择多个不同的
可能宽度（瓦特 - p）的对DI / DO公共汽车所示
表10 。
这两种总线总是具有相同的宽度。
此数据总线宽度选择是独立的每个端口。如果
端口A的数据总线宽度不同于端口B ，该
DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
www.xilinx.com
1-800-255-7778
15
