Spartan-3系列FPGA的1.2V系列：功能描述。
R
WEA
ENA
SSRA
CLKA
ADDRA [R
A
1:0]
DIA [W
A
1:0]
DIPA [3 ：0]的
RAM16_w
A
_w
B
DOPA [P
A
1:0]
DOA [W
A
1:0]
WEB
ENB
SSRB
CLKB
ADDRB [R
B
1:0]
DIB [W
B
1:0]
DIPB [3：0 ]
DOPB [P
B
1:0]
DOB [W
B
1:0]
WE
EN
SSR
CLK
ADDR [R 1 ：0]的
DI [瓦特1：0]
DIP [对1：0]
RAM16_Sw
DOP [对1：0]
DO [W 1 ： 0 ]
（一）双端口
（二）单端口
DS099-2_13_091302
注意事项：
1. w
A
和W
B
是表示在端口A和B的总数据路径宽度（即，数据位加上奇偶校验位） ，分别为整数。
2. p
A
和P
B
是整数，指示用作奇偶校验位的数据路径的行数。
3. r
A
和R
B
是表示地址的总线宽度在端口A和B ，分别为整数。
4.控制信号CLK， WE ，EN和SSR在两个端口具有相反极性的选择。
图8：
块RAM基元
表9 ：
块RAM端口信号
信号
描述
地址总线
端口A
信号
名字
ADDRA
端口B
信号
名字
ADDRB
方向
输入
功能
地址总线选择要读取或写入内存位置
操作。该端口关联的数据路径的宽度（ w）的
确定可用的地址线（r）的数目。
在DI输入总线的数据被写入到被寻址的存储器
位置处理上启用积极的CLK边缘。
它可以配置一个端口的总的数据路径宽度（w）为
1，2， 4，9， 18或36比特。这种选择既适用于DI和
做一个给定端口的路径。每个端口都是独立的。对于一个端口
分配一个宽度（w） ，可寻址的位置的数目将
是16384 / （可湿性粉剂），其中"p"是奇偶校验位的数目。每
存储器位置将有宽度的"w" （包括奇偶校验位） 。
见奇偶更多信息， DIP信号描述。
数据输入总线
迪亚
DIB
输入
奇偶校验数据
输入（ S）
DIPA
二异丙苯
输入
奇偶输入表示包含在数据输入中的附加位
路径，以支持错误检测。奇偶校验比特的个数"p"
包括在去离子（相同的溶解氧总线）依赖于一个端口的
总数据路径宽度（w） 。看
表10 。
14
40
www.xilinx.com
1-800-255-7778
DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
