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图7-3显示了外部地址总线的结构。 P0进行地址A7 ： 0 ，而P2
携带地址A15 ： 8 。数据D7 ：在P0 0 ： 0复用A7 。表7-3说明了克斯特
最终存储器接口信号。
图7-3 。
外部数据存储器接口结构
AT8xC51SND2C
P2
ALE
P0
AD7 ： 0
LATCH
A7:0
A7:0
D7:0
RD
WR
OE
WR
A15:8
内存
外设
A15:8
表7-3 。
信号
名字
A15:8
外部数据存储器接口信号
TYPE
O
描述
地址线
高位地址线的外部总线。
地址/数据线
复低位地址线和数据的外部存储器。
地址锁存使能
ALE信号表明，有效的地址信息可在线路AD7 ： 0 。
读
阅读输出到外部数据存储器的信号。
写
将输出写入外部存储器信号。
备用
功能
P2.7:0
AD7 ： 0
I / O
P0.7:0
ALE
O
-
RD
O
P3.7
WR
O
P3.6
7.2.2
页面访问模式
该AT8xC51SND2C实现所谓的页面访问功能禁用DPH的输出
在P2上时执行MOVX @DPTR指令。页面访问是通过设置DPH-启用
在AUXR寄存器DIS位。
当应用程序同时使用ERAM和256字节XRAM页的访问是非常有用的。在这种情况下，
软件修改集中EXTRAM位来选择访问ERAM或XRAM ，必须将它保存
如果用在中断服务程序。页面访问允许上述00FFh单元的地址的外部访问
而对P2产生DPH 。因此ERAM使用MOVX @Ri或MOVX @ DPTR访问
与DPTR < 0100H ， 0200H < ， < 0400H或< 0800H根据XRS1 ：0的值。然后
XRAM使用MOVX @ DPTR与DPTR访问
≥
0800H无论XRS1 ：0的值
同时保持P2的通用I / O使用情况。
7.2.3
外部总线周期
本节介绍了总线周期的AT8xC51SND2C执行读取（见图7-4 ） ，
和写数据（参见图7-5）中的外部数据存储器。
外部存储器周期需要6个CPU时钟周期。这相当于12个振荡器时钟周期
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AT8xC51SND2C/MP3B
4341F–MP3–03/06
