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主
16个SCLK
FS
DOUT
(16-bit)
DOUT
(15+1-bit)
次
16个SCLK
主
16位ADC数据
M / S +注册资料/
M / S +全0 （见注一）
M / S +注册资料/
M / S +全0 （见注一）
15位ADC数据+ M / S
＃个SCLK （见注B）
＃个SCLK每个采样周期（见注C）
注：A的M / S位（ D15 ）在二次通信被用于指示是否该寄存器中的数据（地址和内容）来自一个
主设备或读取位为从设备。否则，它是除了M / S位都为0 （主：M / S = 1 ，奴隶：M / S = 0 ） 。
B. FS （主）和FS （次级）之间SCLK周期的数目是128 ，如果级联器件是小于5，或256如果级联
设备是大于4 。
C.每个数据采样周期SCLK周期的数目是256 ，如果级联器件是小于5，或512如果级联器件是更大
比4 。
图2-2 。 ADC通道的时序（中小学通讯）
2.1.3
DAC信道
DIN接收的所述主通信间隔期间从主机的16位串行数据字（ 2的补码） 。
这些16位数字字，代表的PGA之前的模拟输出信号，被定时成在串行端口（DIN）
SCLK的帧同步间隔期间的下降沿时，每个位对应一个SCLK和一个字的每个主
通信间隔。该数据被转换成由所述Σ- Δ型DAC的脉冲串组成的一个
数字内插滤波器和一个数字1位调制器。调制器的输出随后被传递到内部
低通滤波器来完成信号重构。最后，将得到的模拟信号被施加到一个输入端
可编程增益放大器能够差分方式驱动600欧姆的负载OUTP和OutM中。时机
序列示于图2-3 。
在二次通信中，数字控制和配置数据，与寄存器地址在一起，是
通过DIN移入（见附录A寄存器映射） 。这些16位的数据被使用，也可以进行初始化的寄存器
或读出通过DOUT寄存器的内容。如果不需要一个寄存器的初始化，无操作字（ D15- D9是
全部设置为0）都可以使用。如果D12被设置为1时，控制寄存器，由D7-D0中指定的内容，将被发送
通过相同的二次传播过程中DOUT （参见2.1.5节） 。定时序列示于
图2-4 。
内插FIR滤波器可以通过编写一个可以绕过
1
为控制寄存器1。全DAC通道可位D1
可以通过写入关闭以节省功耗
10
比特D2和控制寄存器D1 3 。
2–2
