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互联网数据表
HYS[64/72]T256xxxHU–[3/…/5]–A
无缓冲DDR2 SDRAM模组
产品类型
组织
HYS64T256020HU–3S–A
2 GB的
×64
2级（ × 8 ）
HYS72T256020HU–3S–A
2 GB的
×72
2级（ × 8 ）
PC2–5300E–555
修订版1.2
（十六进制）
2D
01
20
27
10
17
3C
1E
1E
00
06
3C
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80
18
22
00
50
58
37
32
21
24
23
17
4A
21
28
00
00
00
00
12
标签代码
JEDEC SPD修订
BYTE ＃
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
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50
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53
54
55
56
57
58
59
60
61
62
描述
PC2–5300U–555
修订版1.2
（十六进制）
2D
01
20
27
10
17
3C
1E
1E
00
06
3C
7F
80
18
22
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21
24
23
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4A
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00
00
00
00
12
t
RAS.min
[ NS ]
每级模块密度
t
AS.min
和
t
CS.min
[ NS ]
t
AH.min
和
t
CH.min
[ NS ]
t
DS.min
[ NS ]
t
DH.min
[ NS ]
t
WR.min
[ NS ]
t
WTR.min
[ NS ]
t
RTP.min
[ NS ]
特点分析
t
RC
和
t
RFC
延期
t
RC.min
[ NS ]
t
RFC.min
[ NS ]
t
CK.max
[ NS ]
t
DQSQ.max
[ NS ]
t
QHS.max
[ NS ]
PLL重新锁定时间
T
CASE.max
台达/
T
4R4W
DELTA
PSI（ T- A） DRAM
T
0
(DT0)
T
2N
（ DT2N ， UDIMM ）或
T
2Q
（ DT2Q ， RDIMM ）
T
2P
(DT2P)
T
3N
(DT3N)
T
3P.fast
（ DT3P快）
T
3P.slow
（ DT3P慢）
T
4R
（ DT4R ） /
T
4R4W
登录（ DT4R4W ）
T
5B
(DT5B)
T
7
(DT7)
PSI（ CA） PLL
PSI（ CA） REG
T
PLL
（ DTPLL ）
T
REG
（ DTREG ） /转换率
SPD修订
牧师1.32 ， 2006-09
03062006-5RK8-1X8J
44
