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互联网数据表
HYS[64/72]T[32/64/128][0/9]xxEU-[25F/2.5/3/3S/3.7]-B2
无缓冲DDR2 SDRAM模组
HYS64T128020EU–2.5–B2
HYS64T128920EU–2.5–B2
HYS72T128020EU–2.5–B2
产品类型
组织
1千兆字节
×64
1千兆字节
×64
1千兆字节
×72
1千兆字节
×72
2级（ × 8 ） 2级（ × 8 ） 2级（ × 8 ） 2级（ × 8 ）
标签代码
JEDEC SPD修订
BYTE ＃
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
描述
PC2–
6400U–666
修订版1.2
（十六进制）
30
45
3D
50
3C
1E
3C
2D
80
17
25
05
12
3C
1E
1E
00
00
3C
69
80
14
1E
00
50
PC2–
6400U–666
修订版1.2
（十六进制）
30
45
3D
50
3C
1E
3C
2D
80
17
25
05
12
3C
1E
1E
00
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3C
69
80
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1E
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PC2–
6400E–666
修订版1.2
（十六进制）
30
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3D
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3C
1E
3C
2D
80
17
25
05
12
3C
1E
1E
00
00
3C
69
80
14
1E
00
50
PC2–
6400E–666
修订版1.2
（十六进制）
30
45
3D
50
3C
1E
3C
2D
80
17
25
05
12
3C
1E
1E
00
00
3C
69
80
14
1E
00
50
t
CK
@ CL
最大
-1 （ 18字节） [ NS ]
t
AC
SDRAM @ CL
最大
-1 [ NS ]
t
CK
@ CL
最大
-2 （ 18字节） [ NS ]
t
AC
SDRAM @ CL
最大
-2 [ NS ]
t
RP.min
[ NS ]
t
RRD.min
[ NS ]
t
RCD.min
[ NS ]
t
RAS.min
[ NS ]
每级模块密度
t
AS.min
和
t
CS.min
[ NS ]
t
AH.min
和
t
CH.min
[ NS ]
t
DS.min
[ NS ]
t
DH.min
[ NS ]
t
WR.min
[ NS ]
t
WTR.min
[ NS ]
t
RTP.min
[ NS ]
特点分析
t
RC
和
t
RFC
延期
t
RC.min
[ NS ]
t
RFC.min
[ NS ]
t
CK.max
[ NS ]
t
DQSQ.max
[ NS ]
t
QHS.max
[ NS ]
PLL重新锁定时间
T
CASE.max
台达/
T
4R4W
DELTA
1.0版， 2006-10
10202006-L0SM-FEYT
55
HYS72T128920EU–2.5–B2
