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初步
集成
电路
系统公司
ICS8430BI-71
700MH
Z
, L
OW
J
伊特尔
, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
用50Ω传输线TL1和TL2的痕迹
在FOUT和nFOUT应该有平等的延迟和运行
彼此相邻。避免尖锐角上的时钟
追查。锐角变成导致的特点
阻抗改变对传输线。
保持时钟走线在同一层上。每当POS-
sible ，避免对时钟走线的任何通路。任何通过上
迹可影响跟踪特性阻抗和
因此，降低了信号质量。
为了防止串扰，避免路由等信号线
与时钟迹线平行。如果并行运行痕迹
不可避免的，时钟走线之间留出更多空间
与其它的信号迹线。
确保没有其他信号跟踪路由之间的
时钟走线对。
匹配的终端电阻器R1，R2 ，R3和R4应
被尽可能靠近接收器的输入引脚成为可能。
其他终端方案也可使用，但并不
在本实施例中所示。
下面的组件封装在此布局中使用
例如：所有的电阻和电容的大小为0603 。
P
OWER
和
G
四舍五入
放置去耦电容C14和C15亲如POS-
sible电源引脚。如果空间允许，放置去耦
电容器的元件侧首选。这可以减少
去耦电容器和之间的不希望的电感
在通过所产生的电源引脚。
在去耦最大化功率（地）的焊盘尺寸
电容。提高电源之间的通孔的数量（接地）
和焊盘。这可以减小功率之间的电感
（地）面和分量功率（接地）插脚。
如果V
CCA
分享与V相同的电源
CC
，将RC
过滤R7 ，C11，和C16之间。把这个RC滤波器尽量靠近
于V
CCA
成为可能。
C
LOCK
T
分站
和
T
发芽
该元件的布局，位置和方向应该是
布置，以达到最佳的时钟信号的质量。可怜的时钟信号
质量会降低系统性能或导致系统故障 -
URE 。在同步高速数字系统中，时钟信号
小于容许的，以比其它信号的信号质量差。任何环 -
决于所述上升沿或下降沿，或过度环回可引起
系统故障。轨迹形状和跟踪延迟可能是重新
通过在电路板和组件的可用空间stricted
位置。而路由的痕迹，时钟信号走线应
路由和第一前应路由等信号线锁定。
C
RYSTAL
晶体X1应尽可能靠近尽可能地
销24 （ XTAL_OUT ）和25（ XTAL_IN ） 。走线长度BE-
吐温在X1和U1应保持在最低限度，以避免
不想要的寄生电感和电容。其他信号
走线不应该被附近的晶体痕迹路由。
GND
C1
C2
VCC
通过
X1
U1
销1
C11
C16
VCCA
R7
接近输入
销
接收器
C14
TL1N
C15
TL1
R1
R2
TL1N
TL1
TL1 ， TL21N是50欧姆
走线和等长
R3
R4
F
IGURE
5B 。 PCB B
OARD
L
AYOUT
8430BYI-71
为
ICS8430BI-71
REV 。一2006年2月17日
www.icst.com/products/hiperclocks.html
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