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集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
上拉
M分频器输入。数据锁存低到高的转变
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8 , 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
P_DIV
V
EE
TEST
V
CC
FOUT1 ， nFOUT1
V
CCO
FOUT0 ， nFOUT0
上拉/
输入分频选择。 0 = ÷ 8 =浮动
÷
1（默认值），1 = ÷4 。
下拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。
LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平，迫使内部
分频器复位造成真正的输出FOUTx走低，
INVER泰德输出nFOUTx变高。当逻辑低电平时，内部
分频器和输出被使能。 MR的阿瑟化不
影响加载的M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
CR石英晶体或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入。
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于N1： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
CCA
XTAL_SEL
TEST_CLK
XTAL_OUT ，
XTAL_IN
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
843020AY-01
www.icst.com/products/hiperclocks.html
3
REV 。 B 2005年4月14日
