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集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
驱动50Ω传输线。匹配阻抗技术
应使用以最大化操作次数最小化
信号失真。
图4A和4B
显示两个不同的布局
这些建议仅作为指导。其它合适的时钟
布局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
T
发芽
为
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，端端接
荷兰国际集团电阻器（直流电流路径接地）或电流源
必须用于功能性。这些输出被设计成
3.3V
Z
o
= 50Ω
125Ω
FOUT
鳍
125Ω
Z
o
= 50Ω
Z
o
= 50Ω
50Ω
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50Ω
V
CC
- 2V
RTT
FOUT
鳍
Z
o
= 50Ω
84Ω
84Ω
RTT =
F
IGURE
4A 。 LVPECL
安输出
T
发芽
F
IGURE
4B 。 LVPECL
安输出
T
发芽
843020AY-01
www.icst.com/products/hiperclocks.html
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REV 。 B 2005年4月14日
