集成
电路
系统公司
ICS84325
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER WITH
F
ANOUT
B
UFFER
A
PPLICATION
I
载文信息
P
OWER
S
UPPLY
F
ILTERING
T
ECHNIQUES
如在任何高速模拟电路，电源引脚
易受随机噪声。该ICS84325另行提供
率电源隔离任何高开关
从输出到内部PLL噪声。 V
CC
, V
CCA
和V
CCO
应分别连接到所述电源
平面的通孔和旁路电容应
用于每个引脚。为了达到最佳的抖动性能，
电源隔离是必需的。
图2
说明了如何
一个24Ω的电阻与一个10μF和.01μF旁路
电容应连接到每个V
CCA
引脚。
3.3V
V
CC
.01F
V
CCA
.01F
10
F
24
F
IGURE
2. P
OWER
S
UPPLY
F
ILTERING
T
发芽FOR
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，端端接
荷兰国际集团电阻器（直流电流路径接地）或电流源
必须用于功能性。这些输出被设计成
驱动50Ω传输线。匹配阻抗技术
应使用以最大化操作次数最小化
信号失真。
图3A和3B
显示两个不同的布局
这些建议仅作为指导。其它合适的时钟
布局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
3.3V
Z
o
= 50
125
FOUT
鳍
125
Z
o
= 50
FOUT
鳍
Z
o
= 50
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
Z
o
= 50
84
84
RTT =
F
IGURE
3A 。 LVPECL
安输出
T
发芽
F
IGURE
3B 。 LVPECL
安输出
T
发芽
84325EM
www.icst.com/products/hiperclocks.html
7
REV 。 B 2004年10月11日
