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IDT72421 / 72201 /七万二千二百二十一分之七万二千二百一十一/ 72241分之72231 CMOS SyncFIFO
64 ×9 ， 256 ×9 ， 512× 9 ， 1024 ×9 ， 2048 ×9和4096 ×9
军用和商用温度范围
引脚配置
D
2
D
3
D
4
D
5
D
6
D
7
D
8
RS
D
2
D
3
D
4
D
5
D
6
D
7
指数
32 31 30 29 28 27 26 25
4
D
1
5
6
7
8
9
10
11
12
13
24
23
22
21
20
19
18
17
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
3
2
1
32 31 30
29
28
27
26
25
24
23
22
21
D
8
指数
RS
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
PR32-1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
OE
J32-1
L32-1
14 15 16 17 18 19 20
EF
FF
Q
3
Q
0
Q
1
Q
2
Q
4
OE
EF
FF
Q
0
Q
1
Q
2
Q
3
Q
4
2655 DRW 02A
TQFP
顶视图
LCC / PLCC
顶视图
2655 DRW 02
引脚说明
RS
符号
D
0
-D
8
名字
数据输入
RESET
WCLK
写时钟
写使能1
WEN1
WEN2/
LD
写使能2 /
负载
Q
0
-Q
8
RCLK
数据输出
读时钟
读使能1
读使能2
OUTPUT ENABLE
空标志
REN1
REN2
OE
EF
PAE
PAF
FF
V
CC
GND
可编程
几乎空
旗
可编程
O
几乎满标志
满标志
O
动力
地
I / O
描述
I
数据输入为9位的总线。
I
当
RS
置为低电平，内部读和写指针被设置到RAM阵列的第一位置，
FF
和
PAF
变为高电平，并且
PAE
和
EF
变低。在经过最初的写操作之前，需要进行重置
电。
I
数据被写入FIFO时写的WCLK由低到高的跳变
启用（S ）的断言。
I
如果FIFO被配置为具有可编程的标志
WEN1
是只写使能引脚。
当
WEN1
为低电平时，数据被写入FIFO每低到高的转变WCLK 。如果
在FIFO被配置成具有两个写使能
WEN1
必须为低和WEN2必须
高到数据写入到FIFO。数据将不被写入到FIFO中，如果
FF
是低的。
I
FIFO被复位时配置有两个写使能或可编程标志。如果WEN2 /
LD
为高电平复位时，该引脚用作第二个写使能。如果WEN2 /
LD
为低电平时复位，
这个引脚作为一个控制加载和读取可编程标志偏移。如果FIFO
构造成具有两个写使能
WEN1
必须较低， WEN2必须为高电平写
数据到FIFO。数据将不被写入到FIFO中，如果
FF
为LOW 。如果FIFO被配置
置的具有可编程的标志， WEN2 /
LD
保持低电平写入或读取的可编程标志
偏移。
O数据输出的9位总线。
I
数据从FIFO中读取RCLK时的低到高的转变
REN1
和
REN2
是
断言。
I
当
REN1
和
REN2
低，数据从FIFO中读出每一个低到高的转变
的RCLK 。数据将不会被从FIFO读出，如果
EF
是低的。
I
当
REN1
和
REN2
低，数据从FIFO中读出每一个低到高的转变
的RCLK 。数据将不会被从FIFO读出，如果
EF
是低的。
I
当
OE
为低电平时，数据输出总线是有效的。如果
OE
为高电平时，输出的数据总线将在一个
高阻抗状态。
当
EF
为低时，所述的FIFO是空的，进一步的数据读出从输出被抑制。当
EF
为高电平时， FIFO不为空。
EF
同步到RCLK 。
当
PAE
为低时，所述的FIFO是空的，几乎基于所述偏移编程到FIFO中。
默认的复位偏移空+ 7 。
PAE
同步到RCLK 。
当
PAF
为低电平时，FIFO几乎充满基于所述偏移编程到FIFO中。该
默认情况下，在复位偏移量是全7 。
PAF
同步到WCLK 。
当
FF
为低电平时，FIFO为满并且进一步的数据写入到输入被禁止。当
FF
is
HIGH时，FIFO未满。
FF
同步到WCLK 。
一个+5伏电源引脚。
一0伏接地引脚。
2655 TBL 01
5.07
2
