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CMOS SuperSync FIFO
8,192 x 18
16,384 x 18
特点
IDT72255LA
IDT72265LA
请选择以下内存组织之间：
IDT72255LA
—
8,192 x 18
IDT72265LA
—
16,384 x 18
与IDT72275 / 72285 SuperSync的FIFO引脚兼容
10ns的读/写周期时间（ 8ns的访问时间）
固定的低第一个字的数据等待时间
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
重传操作固定，较低的第一个字的数据等待时间
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志
可默认两个预选偏移1
通过串行或并行方式的程序部分的标志
选择IDT标准时间（使用
EF
和
FF
标志）或第一
字告吹时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
独立的读写时钟（允许读取和写入
同时进行）
可在64引脚薄型四方扁平封装（ TQFP ）和64
引脚超薄薄型四方扁平封装（ STQFP ）
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
绿色部分可用，请参阅订购信息
描述
该IDT72255LA / 72265LA格外深，高速， CMOS
先入先出（ FIFO ）存储器与时钟频率的读写控制。这些
FIFO中提供了大量的改进，比以前的SuperSync的FIFO ，
包括以下内容：
的一个时钟输入的频率相对于所述其他的限制有
被删除。该频率选择引脚（ FS）已被去除，从而
它不再需要来选择其中的两个时钟输入， RCLK或
WCLK ，是在更高的频率下运行。
通过重传操作所需的周期是固定的，现在短。
第一个字的数据的等待时间周期，从时间的第一个字被写入到一个
空FIFO它可以读取的时间，现在是固定的，短的。 （变量
与潜伏期相关的时钟周期的延迟计算发现
以前SuperSync设备已经在这个SuperSync家庭淘汰。 ）
功能框图
文
WCLK
D
0
-D
17
l D同时SEN
输入寄存器
偏移寄存器
F F
/ IR
PAF
EF
/或
P AE
HF
FWFT / SI
写控制
逻辑
RAM阵列
8,192 x 18
16,384 x 18
旗
逻辑
写指针
读指针
读
控制
逻辑
输出寄存器
太太
P RS
RT
RESET
逻辑
RCLK
任
OE
Q
0
-Q
17
4670 drw01
IDT和IDT标志是集成设备技术，Inc的商标SuperSync FIFO是集成设备技术， Inc。的商标。
商用和工业温度范围
1
2005年10月
DSC-4670/2
2005年集成设备技术， Inc.保留所有权利。产品规格如有变更，恕不另行通知。
