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IDT72V3682 / 72V3692 / 72V36102 3.3V CMOS SyncBiFIFO
TM
16384 ×36× 2 32768 ×36× 2和65536 ×36× 2
商业级温度范围
CLKB
t
ENS2
ENB
t
SKEW2
CLKA
AEA
(1)
t
ENH
1
在FIFO2 X2词
2
t
PAE
在FIFO2 （ X2 + 1 ）词
t
PAE
t
ENS2
t
ENH
4679 DRW 20
ENA
注意事项：
1. t
SKEW2
是上升CLKB优势和上升CLKA边缘的之间的最小时间
AEA
变为高电平，在未来CLKA周期。如果上升CLKB优势和不断上升的时间
CLKA边缘小于吨
SKEW2
，然后
AEA
可以转换高一CLKA周期晚于所示。
2. FIFO2写（ CSB =低，
W / RB
=低， MBB = LOW ） ， FIFO2阅读（ CSA =低， W / RA =低， MBA = LOW ） 。在FIFO2的输出寄存器中的数据已被从FIFO中读出。
图17.时序
AEA
当FIFO2是几乎空（ IDT标准和FWFT模式）
t
SKEW2
CLKA
t
ENS2
ENA
t
PAF
AFA
CLKB
t
ENS2
ENB
t
ENH
[ D-（ Y1 + 1 ） ]词FIFO1
(1)
1
t
ENH
2
t
PAF
（ D- Y1 ）词FIFO1
4679 DRW 21
注意事项：
1. t
SKEW2
是上升CLKA边缘，上升CLKB边缘的之间的最小时间
AFA
变为高电平，在未来CLKA周期。如果上升CLKA边缘，上升之间的时间
CLKB边缘小于吨
SKEW2
，然后
AFA
可以转换高一CLKA周期晚于所示。
2. FIFO1写（ CSA =低， W / RA = HIGH ， MBA = LOW ） ， FIFO1读（ CSB =低，
W / RB
= HIGH ， MBB =低） 。在FIFO1输出寄存器中的数据已被从FIFO中读出。
3， D =最大FIFO深度= 16,384为IDT72V3682 ， 32,768为IDT72V3692 ， 65,536为IDT72V36102 。
图18.时序
AFA
当FIFO1是几乎完全（ IDT标准和FWFT模式）
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