IDT79RC4650
时序特性- RV4650
周期
MasterClock
t
MCkHigh
t
MCkLow
t
MCKP
1
2
3
4
的SysAD ， SysCmd驱动
SysADC
D
t
DM
t
DO
D
t
DOH
D
t
DZ
的SysAD ， SysCmd接收
SysADC
D
t
DS
t
DH
D
D
D
控制信号驱动的CPU
ValidOut *
发行*
控制信号， CPU接收
RdRdy *
WrRdy *
ExtRqst *
ValidIn *
NMI *
为int * （ 5 ： 0 ）
* =低电平信号
t
DO
t
DOH
t
DS
t
DH
图6系统时钟数据设置，输出，和保持时间
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2001年4月10日
