麦克雷尔INC 。
ECL临
SY100EP196V
引脚说明
引脚数
23, 25, 26, 27, 29,
30, 31, 32, 1, 2
引脚名称
D[0:9]
引脚功能
CMOS ， ECL ， TTL或选择输入：这些数字控制信号调节量
从延迟到Q.请参阅“交流电气表” （第3页）和表7 （页面
17），延迟值。图9显示了如何将这些输入到不同的逻辑系列
标准。这些输入默认为逻辑低电平时悬空。位0是最低
显著位和第9位是最显著位。
CMOS ， ECL ， TTL或选择输入：此输入锁存器就像D [ 0 ： 9 ]一样。它驱动
CASCADE ， / CASCADE差分对。只有级联两个或两个以上时使用
SY100EP196V延长所需的延迟的范围内。
ECL输入：这是要被延迟的信号。如果这个输入对被悬空，这是
相当于一个逻辑低输入。
电压输出参考：当为中和/中使用一个单端逻辑源，
差分对未使用的输入端连接到该引脚。该引脚还可以再偏AC-
加上输入和/ IN 。在使用时，解夫妇此引脚到V
CC
通过一个0.01μF
电容。限制电流吸收或采购到0.5毫安以下。
电压输出：此引脚连接到VCF当D输入ECL 。参阅
数字
控制逻辑标准“
的部分
“功能说明”
接口为D投入
CMOS或TTL 。
电压输入：在这个引脚上的电压设置为D输入逻辑转换阈值。
最负电源。供应地为PECL系统。
ECL控制输入：当逻辑低电平时， D输入流过。如有任何更改， D输入
反映在间期， / IN和Q / Q延迟。当逻辑高电平时，逻辑值，在D是
锁存，并且这些锁存位确定的延迟。
ECL控制输入：当逻辑高电平， D寄存器的内容复位。这台
延迟到最小可能的，相当于D [ 0 ：9]被设置为0000000000.当逻辑
低， D寄存器，或SETMAX的逻辑值的值确定从延迟
IN， / IN至Q， / Q 。当离开该输入默认为逻辑低电平无关。
电致化学发光控制输入：当逻辑高和SETMIN是D的逻辑低，其内容
寄存器被设置为高，并且所述延迟被设置为一个步骤大于最大可能
以D [0： 9]设定为1111111111.当逻辑低时，D寄存器的值，或者所述逻辑
SETMIN的值决定延迟从IN， / IN至Q， / Q 。该输入默认为逻辑
低时悬空。
最积极的电源供应地面NECL系统。绕道V
EE
用0.1μF和
0.01μF的低ESR电容。
10万ECL输出：这些输出级联两个或更多SY100EP196V时使用
到级/级联扩展所需的延迟范围。请参考表7 （第17页）延迟
值。
电致化学发光控制输入：当设定为有效低，Q / Q为IN的延迟版本， / IN 。当设置
非活性高，IN / IN被选通，使得Q， / Q成为一个差分逻辑低。该输入
离开时，默认为逻辑低电平无关。
电压控制输入：通过改变电压，该引脚从V
CC
通过V
EE
时，延迟
可通过大约进行微调
±15ps.
100k的ECL输出：该信号对是IN的延迟版本， / IN 。
3
D[10]
4, 5
6
IN， / IN
VBB
7
VEF
8
9, 24, 28
10
VCF
VEE
LEN
11
SETMIN
12
SETMAX
13, 18, 19, 22
14, 15
VCC
CASCADE ，
16
/ EN
17
20, 21
FTUNE
Q, /Q
M9999-120505
hbwhelp@micrel.com或（408） 955-1690
3
