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TMS320VC5409A
固定PointDigital信号处理器
SPRS140F - 2000年11月 - 修订2005年1月
表2-2 。信号说明（续）
终奌站
名字
I / O
(1)
描述
多通道缓冲串口0 （ McBSP的＃ 0 ） ，多通道缓冲串口1 （ McBSP的＃ 1 ） ，
和多通道缓冲串口2 （ McBSP的＃ 2 ）信号的
BCLKR0
(2)
BCLKR1
(2)
BCLKR2
(2)
BDR0
BDR1
BDR2
BFSR0
BFSR1
BFSR2
BCLKX0
(2)
BCLKX1
(2)
BCLKX2
(2)
BDX0
BDX1
BDX2
BFSX0
BFSX1
BFSX2
I / O / Z
接收时钟输入。 BCLKR可以被配置为输入或输出;它被配置为输入
以下复位。 BCLKR用作用于缓冲串行端口接收的串行移位时钟。
串行数据接收输入
帧同步脉冲的输入。 BFSR可以被配置为输入或输出;这是
配置为输入以下复位。该BFSR脉冲启动了BDR接收数据的过程。
传输时钟。 BCLKX用作McBSP的发送器的串行移位时钟。 BCLKX可
配置为输入或输出，并且被配置为输入以下复位。 BCLKX进入
高阻抗状态时，关闭变低。
串行数据传输的输出。 BDX被放置在高阻抗状态时不进行发射，当RS是
置时，或者当关低。
帧同步脉冲用于发射的输入/输出。该BFSX脉冲启动数据传输过程
在BDX 。 BFSX可以被配置为输入或输出，并且被配置为输入以下复位。
BFSX进入高阻抗状态时， OFF为低。
HOST -PORT接口信号
并行双向数据总线。在HPI数据总线使用的主机设备总线与交换信息
在HPI寄存器。这些引脚也可以用作通用I / O引脚。 HD0 -HD7被放置在
当不输出数据或当OFF为低高阻抗状态。在HPI数据总线包括总线
持，以减少所造成的浮动的，未使用的引脚的静态功耗。当HPI数据总线
没有驱动力是5409A ，公交车人保持引脚在以前的逻辑电平。在HPI数据总线
人都是在复位禁用，并通过BSCR的HBH位可以启用/禁用。这些引脚也
有施密特触发输入。
控制输入。 HCNTL0和HCNTL1选择一个主机来访问的三个HPI寄存器之一。控制
输入具有内部上拉的是，当不使用HPIENA = 0，这些引脚只有当启用HPI16
= 1.
字节的标识。 HBIL识别传送的第一个或第二个字节。该HPIL输入具有内部上拉
电阻时， HPIENA = 0 ，该引脚不使用时HPI16 = 1的才会启用。
片选。 HCS是选择输入的HPI ，并在访问必须被拉低。芯片选择
输入具有内部上拉电阻器时，才会启用时HPIENA = 0 。
数据选通。 HDS1和HDS2由主机驱动的读写选通信号来控制的转移。该
选通输入具有内部上拉电阻，即只允许在HPIENA = 0 。
地址选通。主机与复用的地址和数据引脚，需要有锁定的地址
HPIA寄存器。已输入具有内部上拉电阻器时，才会启用时HPIENA = 0 。
读/写。 HR / W控制HPI传输的方向。 HR / W有一个内部上拉电阻是
只有当启用HPIENA = 0 。
准备好输出。 HRDY进入高阻抗状态时， OFF为低。准备输出的通知
当主机的HPI准备好下一次传输。
中断输出。此输出用于中断主机。当DSP处于复位状态，提示驱动为高电平。
提示进入高阻抗状态时， OFF为低。该引脚不使用时HPI16 = 1 。
HPI模块选择。 HPIENA必须连接到DV
DD
有HPI选择。如果HPIENA处于打开状态或
连接到地， HPI的模块没有被选中，内部上拉为HPI的输入引脚被使能，
和HPI数据总线已持有设定。 HPIENA设置有一个内部下拉电阻，始终是
活跃的。 HPIENA进行采样时， RS变高，被忽略，直到RS变低了。
HPI16模式选择。该引脚必须连接到DV
DD
让HPI16模式。该引脚有一个内部
下拉电阻，始终是活动的。如果HPI16处于打开状态或驱动为低电平时， HPI16模式被禁用。
电源引脚
CV
SS
CV
DD
DV
SS
(4)
(5)
S
S
S
地面上。对于核心CPU专用的接地
+V
DD
。对于核心CPU专用电源
地面上。对于I / O引脚专用接地
I
I / O / Z
I / O / Z
O / Z
I / O / Z
HD0-HD7
(2) (3)
I / O / Z
HCNTL0
(4)
HCNTL1
(4)
HBIL
(4)
HCS
(2) (4)
(2) (4)
(2) (4)
I
I
I
I
I
I
O / Z
O / Z
HDS1
HDS2
有
(2) (4)
HR / W
(4)
HRDY
提示
HPIENA
(5)
I
HPI16
(5)
I
该引脚具有内部上拉电阻。
该引脚具有内部下拉电阻。
介绍
15
