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ADSP-BF561
时序特定网络阳离子
表11
通过
表13
描述所需的时序
在ADSP -BF561时钟（T
CCLK
= 1/f
CCLK
） 。小心的选择
MSEL ， SSEL和CSEL比值，以便不超过最大
内核时钟，系统时钟和压控振荡器
（VCO）的工作频率下，如上述
绝对马克西
在第21页表14沉默评级
描述锁相环
操作条件。
表11.内核时钟（ CCLK ）的要求， 500 MHz和533 MHz的速度等级模型
1
参数
f
CCLK
CCLK频率（V
DDINT
= 1.25 Vminimum ）
2, 3
f
CCLK
CCLK频率（V
DDINT
= 1.1875 Vminimum ）
f
CCLK
CCLK频率（V
DDINT
= 1.045 Vminimum ）
f
CCLK
CCLK频率（V
DDINT
= 0.95 Vminimum ）
f
CCLK
CCLK频率（V
DDINT
= 0.855 Vminimum ）
3, 4
CCLK频率（V
DDINT
= 0.8 V最小）
4
f
CCLK
1
2
最大
533
500
444
350
300
250
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
SEE
订购指南第64页。
外部电压调节需要在汽车级模型（见
在第64页订购指南）
以确保正确操作。
3
并不适用于非汽车级车型。看
订购指南第64页。
4
并不适用于汽车级车型在PBGA封装。看
订购指南第64页。
表12.内核时钟（ CCLK ）要求 - 600 MHz的速度档次机型中CSP_BGA封装
1
参数
f
CCLK
CCLK频率（V
DDINT
= 1.1875 V最小）
f
CCLK
CCLK频率（V
DDINT
= 1.045 V最小）
CCLK频率（V
DDINT
= 0.95 V最小）
f
CCLK
f
CCLK
CCLK频率（V
DDINT
= 0.855 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.8 V最小）
1
最大
600
475
425
375
250
单位
兆赫
兆赫
兆赫
兆赫
兆赫
SEE
订购指南第64页。
表13.内核时钟（ CCLK ）要求 - 600 MHz的速度等级模型的PBGA封装
1
参数
f
CCLK
CCLK频率（V
DDINT
= 1.2825 V最小）
2
CCLK频率（V
DDINT
= 1.1875 V最小）
f
CCLK
f
CCLK
CCLK频率（V
DDINT
= 1.045 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.95 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.855 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.8 V最小）
1
2
最大
600
500
444
350
300
250
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
SEE
订购指南第64页。
需要外部稳压器，以保证在600 MHz的1.35 V标称正常工作。
表14.锁相环工作条件
参数
压控振荡器（ VCO ）频率
民
50
最大
最大值Fi
CCLK
单位
兆赫
表15.系统时钟（ SCLK ）的要求
参数
1
f
SCLK
f
SCLK
1
CLKOUT / SCLK频率（V
DDINT
≥
1.14 V)
CLKOUT / SCLK频率（V
DDINT
＆ LT ;
1.14 V)
MAX V
DDEXT
= 2.5 V/3.3 V
133
100
单位
兆赫
兆赫
t
SCLK
(= 1/f
SCLK
）必须大于或等于t
CCLK
.
版本B
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2007年6月
